[发明专利]片上系统及其FPGA内核信息处理方法在审
| 申请号： | 201910853591.X | 申请日： | 2019-09-10 |
| 公开（公告）号： | CN110738015A | 公开（公告）日： | 2020-01-31 |
| 发明（设计）人： | 王铜铜;刘锴;马得尧;范召;杜金凤 | 申请（专利权）人： | 广东高云半导体科技股份有限公司 |
| 主分类号： | G06F30/34 | 分类号： | G06F30/34;G06F15/78 |
| 代理公司： | 44325 深圳众鼎专利商标代理事务所(普通合伙) | 代理人： | 黄章辉 |
| 地址： | 510000 广东省广*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种片上系统及其FPGA内核信息处理方法，所述方法包括：对MCU内核发送的总线信息进行解码；译码出地址总线信息中的寻址参数；获取解码后的总线信息中的总线时钟频率和总线位宽信息，并将获取的总线时钟频率、总线位宽信息、寻址参数输出至布局布线设计模块；将布局布线设计模块输出的最优时序布线路径通过总线通知至MCU内核。本发明通过自动识别MCU内核总线信息以输出与MCU内核匹配的FPGA内核的最优时序布线路径，根据该最优时序布线路径进行布线，提升了布线效率，从而提高了MCU内核与FPGA内核的互连时序，降低了芯片功耗，满足了MCU内核与FPGA内核互连通信的性能需求。 | ||
| 搜索关键词： | 内核 时序 布线路径 总线信息 总线时钟频率 解码 布线设计 位宽信息 寻址参数 总线 布线效率 地址总线 互连通信 模块输出 片上系统 芯片功耗 信息处理 性能需求 自动识别 总线通知 输出 布线 互连 译码 匹配 发送 | ||
【主权项】：
1.一种片上系统，其特征在于，包括MCU内核和FPGA内核，所述FPGA内核与所述MCU内核通过总线通信连接；所述FPGA内核包括FPGA总线软件模块和至少一个FPGA软核；/nFPGA总线软件模块，用于接收MCU内核发送的总线信息，对所述总线信息进行解码，获取解码后的所述总线信息中的地址总线信息，并译码出所述地址总线信息中的寻址参数，将解码后所述总线信息中的总线时钟频率和所述总线位宽信息以及所述寻址参数输出至布局布线设计模块，接收所述布局布线设计模块输出的最优时序布线路径，并通过总线通知至所述MCU内核。/n
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