[发明专利]一种在DFT中使用的安全性的测试模式译码电路有效
| 申请号： | 201910865388.4 | 申请日： | 2019-09-12 |
| 公开（公告）号： | CN110601811B | 公开（公告）日： | 2022-10-21 |
| 发明（设计）人： | 何立柱;冯建华 | 申请（专利权）人： | 北京大学软件与微电子学院 |
| 主分类号： | H04L9/00 | 分类号： | H04L9/00 |
| 代理公司： | 北京八月瓜知识产权代理有限公司 11543 | 代理人： | 李斌 |
| 地址： | 214063 江苏省无*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种在DFT中使用的安全性的测试模式译码电路。其包括：15位二进制计数器；基于计数器的模式解码器，所述基于计数器的模式解码器连接到所述15位二进制计数器，所述基于计数器的模式解码器根据所述15位二进制计数器输出的计数，输出代表相应模式的信号；安全重置生成器，所述安全重置生成器连接到所述15位二进制计数器，所述安全重置生成器输出代表相应状态的信号；所述测试模式译码电路还包括用于进行存储器修复的强制复位电路、FF和SRAM。本发明解决了传统的组合逻辑译码器容易导致电路的误触发或者第三方的攻击行为的问题，使得芯片的安全性能得到提高。 | ||
| 搜索关键词： | 一种 dft 使用 安全性 测试 模式 译码 电路 | ||
【主权项】：
1.一种在DFT中使用的安全性的测试模式译码电路，其特征在于，所述测试模式译码电路包括：/n15位二进制计数器；/n基于计数器的模式解码器，所述基于计数器的模式解码器连接到所述15位二进制计数器，所述基于计数器的模式解码器根据所述15位二进制计数器输出的计数，输出代表相应模式的信号；/n安全重置生成器，所述安全重置生成器连接到所述15位二进制计数器，所述安全重置生成器输出代表相应状态的信号；/n所述测试模式译码电路还包括用于进行存储器修复的强制复位电路、FF和SRAM，/n其中，在主测试模式引脚为1期间，当测试模式复位引脚设置为0时，清除FF的值，并且FF的值在转换为SCAN_MODE1之前被清除，一旦所述FF的值被清除，能够进行实际的测试操作，当主测试模式引脚从1转换为0时，清除FF的值，在转换到其他SUB_DFT_MODE模式之前，清除SRAM的地址位，数据数据位和控制位上的值，一旦所述SRAM的地址位，数据数据位和控制位上的值被清除，能够进行实际的测试操作。/n
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