[发明专利]一种基于DDR3的高速数据流长延时储频转发方法

摘要

本发明公开了一种基于DDR3的高速数据流长延时储频转发方法，在传统乒乓操作的基础上，考虑到DDR3读取具有一定量的延时，创新性地在每组DDR3之前加入前置缓冲FIFO存储器，读取时首先读取其中的数据，将读取DDR3的死区时间消耗完，此时再读取DDR3中的数据，这样就可以使用少量的FPGA内部RAM资源结合外部大容量DDR3实现长时间的缓存，最终实现高性能长延时储频转发功能。

主权项

1.一种基于DDR3的高速数据流长延时储频转发方法，其特征在于，包括以下步骤：/n(1)、将采样过来的数据存入前置FIFO0；/n(2)、当FIFO0存存满后，输入端的多路开关切换至MIG0，并将接下来采集得到的数据存储到外部DDR3_0；/n(3)、当DDR3_0存储的数据到达用户设定值N时，输入端多路开关自动切换至先入先出FIFO1，输出多路开关自动切换至FIFO0，将后续采样过来的数据存入FIFO1，并同时读取FIFO0中的数据并输出；/n(4)、当FIFO1存储满后，此时FIFO0已经读空，输入端多路开关切换至MIG1，将后续采样过来的数据存储于外部DDR3_1，同时输出端多路开关切换至MIG0，开始读取DDR3_0中的数据并输出；/n(5)、当DDR3_1存储数据达到用户设定值N时，输入输入端多路开关切换至FIFO0，输出端多路开关切换至FIFO1，将后续采样过来的数据存入FIFO0，并同时读取FIFO1中的数据并输出，当FIFO1中的数据读取完毕后，输出端多路开关切换至DDR3_1，读取DDR3_1中的数据并输出；/n(6)、当FIFO0存储满后，此时FIFO1已经读空，输入端多路开关切换至MIG0，将后续采样过来的数据存储于外部DDR3_0，再重复步骤(3)。/n