[发明专利]一种高速大位宽乘法器有效
| 申请号： | 201910934899.7 | 申请日： | 2019-09-29 |
| 公开（公告）号： | CN110647309B | 公开（公告）日： | 2020-10-13 |
| 发明（设计）人： | 吴冰瑞;俞艳东;张培勇;陆玲霞 | 申请（专利权）人： | 浙江大学 |
| 主分类号： | G06F7/523 | 分类号： | G06F7/523 |
| 代理公司： | 杭州求是专利事务所有限公司 33200 | 代理人： | 万尾甜;韩介梅 |
| 地址： | 310058 浙江*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明提供一种高速大位宽乘法器。该乘法器包括两个互补时钟、CLA加法器、溢出处理模块、译码器、K位乘单元和数据运算模块；该乘法器的运算方法为：将部分积分成两组，由不同的时钟对各组部分积进行控制，进行并行运算；在两个互补时钟的上升沿分别进行乘法运算和移位相加操作，即可得到最终的乘法结果。本发明的高速大位宽乘法器使得时钟周期消耗减少一半，提高了乘法器的运算速度。本发明的乘法器可以在集成电路、可编程逻辑器件、数字信号处理和通信等领域中使用，其特点是电路结构简单、占用资源少、速度快，同时能够实现大位宽操作数乘法运算。 | ||
| 搜索关键词： | 一种 高速 大位宽 乘法器 | ||
【主权项】：
1.一种高速大位宽乘法器，其特征在于，包括两个互补时钟、CLA加法器、溢出处理模块、译码器、K位乘单元和数据运算模块；/n所述的两个互补时钟频率相同相位相反，用于控制两个计数器；/n所述的CLA加法器用于将分割的乘数的各个部分两两相加；/n所述的溢出处理模块用于对第一级CLA加法器的结果进行判断，当结果位宽大于K位时，在计数器控制下将模块输出结果送入到下级的译码器和数据运算模块；/n所述的译码器通过对计数器的编码进行译码，对从前级送来的数据进行选择，并存储在相应的寄存器中，然后送入K位乘单元进行运算；/n所述的K位乘单元采用两个乘数均为K位、输出结果为2*K位的部分积生成器；/n所述的数据运算模块在计数器的控制下，对K位乘单元的运算结果进行移位相加，其输出结果进入到第二级CLA加法器中进行最后的计算，第二级CLA加法器在计数器的控制下，输出正确的运算结果。/n
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