[发明专利]硬掩膜的制备方法及半导体器件的制造方法在审
| 申请号： | 201911047827.7 | 申请日： | 2019-10-30 |
| 公开（公告）号： | CN110739212A | 公开（公告）日： | 2020-01-31 |
| 发明（设计）人： | 杨建国 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/033 | 分类号： | H01L21/033;H01L21/027 |
| 代理公司： | 31237 上海思微知识产权代理事务所(普通合伙) | 代理人： | 曹廷廷 |
| 地址： | 201315*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种硬掩膜的制备方法，包括：步骤S1：提供一衬底，在所述衬底上方依次堆叠硬掩膜层、第一介质层以及第二介质层；步骤S2：在所述第二介质层的上表面沉积光阻材料形成光阻层，并进行光刻形成图案化的光阻层；步骤S3：以所述图案化的光阻层为掩膜刻蚀第二介质层形成图案化的第二介质层；步骤S4：去除图案化的光阻层；步骤S5：以图案化的第二介质层为掩膜刻蚀所述第一介质层以及硬掩膜层形成硬掩膜图案。即本发明通过增加第二介质层，增大了光刻和干法刻蚀之间可利用空间，同时增大了光刻工艺可调整的空间，也进一步增大了干法刻蚀工艺的可调整的空间，从而实现增大整个工艺窗口的目的。本发明还提供了一种半导体器件的制造方法。 | ||
| 搜索关键词： | 介质层 光阻层 图案化 硬掩膜层 可调整 衬底 刻蚀 掩膜 干法刻蚀工艺 光刻形成图案 半导体器件 可利用空间 硬掩膜图案 干法刻蚀 工艺窗口 光刻工艺 光阻材料 上表面 硬掩膜 堆叠 光刻 沉积 去除 制备 制造 | ||
【主权项】：
1.一种硬掩膜的制备方法，其特征在于，包括：/n步骤S1：提供一衬底，在所述衬底上方依次堆叠硬掩膜层、第一介质层以及第二介质层；/n步骤S2：在所述第二介质层的上表面沉积光阻材料形成光阻层，并进行光刻形成图案化的光阻层；/n步骤S3：以所述图案化的光阻层为掩膜，刻蚀第二介质层形成图案化的第二介质层；/n步骤S4：去除图案化的光阻层；/n步骤S5：以图案化的第二介质层为掩膜，刻蚀所述第一介质层以及硬掩膜层形成硬掩膜图案。/n
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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