[实用新型]一种基于三模冗余技术的抗辐射半加器电路

摘要

本实用新型公开了一种基于三模冗余技术的抗辐射半加器电路，该抗辐射半加器电路包括第一与非门、第二与非门、第三与非门、第一或与非门、第二或与非门、第三或与非门、第一反相输出的表决电路和第二反相输出的表决电路；所述第一与非门、第二与非门和第三与非门输出信号分别为nc1、nc2和nc3，第一或与非门、第二或与非门和第三或与非门的输出信号分别ns1、ns2和ns3，当信号ns1、ns2和ns3中的一个发生改变，另两个不变时，第一反相输出的表决电路输出求和信号S，当信号nc1、nc2和nc3中的一个发生改变，另两个不变，第二反相输出的表决电路也正常输出进位信号CO。本实用新型的技术方案使用三模冗余技术进行加固，进一步减少了面积，实现了半加器功能，同时具有较强的抗辐射能力。

主权项

1.一种基于三模冗余技术的抗辐射半加器电路，其特征在于：所述抗辐射半加器电路包括第一与非门、第二与非门、第三与非门、第一或与非门、第二或与非门、第三或与非门、第一反相输出的表决电路和第二反相输出的表决电路；/n所述第一与非门是由PMOS管PM1、PM2和NMOS管NM1、NM2构成，其输出信号nc1为信号A和信号B的与非；所述PM1和PM2的源极并联和电源相接，其漏极均与NM1的漏极连接，所述NM2的漏极与NM1的源极连接，NM2的源极接地，所述PM1和NM1的栅极均与输入信号A相接，所述PM2和NM2的栅极均与输入信号B相连，所述PM2和NM1的漏极输出信号nc1；/n所述第二与非门是由PMOS管PM6、PM7和NMOS管NM6、NM7构成，其输出信号nc2为信号A和信号B的与非；所述PM6和PM7的源极并联和电源相接，其漏极均与NM6的漏极连接，所述NM7的漏极与NM6的源极连接，NM7的源极接地，所述PM6和NM6的栅极均与输入信号A相接，所述PM7和NM7的栅极均与输入信号B相连，所述PM7和NM6的漏极输出信号nc2；/n所述第三与非门是由PMOS管PM11、PM12和NMOS管NM11、NM12构成，其输出信号nc3为信号A和信号B的与非；所述PM11和PM12的源极并联和电源相接，其漏极均与NM11的漏极连接，所述NM12的漏极与NM11的源极连接，NM12的源极接地，所述PM11和NM11的栅极均与输入信号A相接，所述PM12和NM12的栅极均与输入信号B相连，所述PM12和NM11的漏极输出信号nc3；/n所述第一或与非门是由PMOS管PM3、PM4、PM5和NMOS管NM3、NM4、NM5构成，其输出信号ns1为信号A和信号B的同或；所述PM3和PM5的源极均外接电源，PM3的漏极与PM4的源极相连，所述PM4和PM5的漏极均与NM5的漏极连接，所述NM3和NM4的漏极均与NM5的源极连接，NM3和NM4的源极接地；所述PM3和NM3的栅极均与输入信号B相连，所述PM4和NM4的栅极均与输入信号A相接，所述PM5和NM5的栅极与信号nc1的输出端连接，所述PM5和NM5的漏极输出信号ns1；/n所述第二或与非门是由PMOS管PM8、PM9、PM10和NMOS管NM8、NM9、NM10构成，其输出ns2为信号A和信号B的同或；所述PM8和PM10的源极均外接电源，PM8的漏极与PM9的源极相连，所述PM9和PM10的漏极均与NM10的漏极连接，所述NM8和NM9的漏极均与NM10的源极连接，NM8和NM9的源极接地；所述PM8和NM8的栅极均与输入信号B相连，所述PM9和NM9的栅极均与输入信号A相接，所述PM10和NM10的栅极与信号nc2的输出端连接，所述PM10和NM10的漏极输出信号ns2；/n所述第三或与非门是由PMOS管PM13、PM14、PM15和NMOS管NM13、NM14、NM15构成，其输出ns3为信号A和信号B的同或；所述PM13和PM15的源极均外接电源，PM13的漏极与PM14的源极相连，所述PM14和PM15的漏极均与NM15的漏极连接，所述NM13和NM14的漏极均与NM15的源极连接，NM13和NM14的源极接地；所述PM13和NM13的栅极均与输入信号B相连，所述PM14和NM14的栅极均与输入信号A相接，所述PM15和NM15的栅极与信号nc3的输出端连接，所述PM15和NM15的漏极输出信号ns3；/n所述第一反相输出的表决电路是由PMOS管PM16、PM17、PM18、PM19、PM20、PM21和NMOS管NM16、NM17、NM18、NM19、NM20构成，输入信号为ns1、ns2和ns3，输出信号为S；所述PM16的源极外接电源，其漏极与PM17的源极相接，所述PM17的漏极与NM17的漏极连接，NM17的源极与NM16的漏极连接，NM16的源极接地；所述PM16和NM16的栅极与信号ns1的输出端连接，输入信号ns1，PM17和NM17的栅极与信号ns3的输出端连接，输入信号ns3；所述PM18的源极外接电源，其漏极与PM19的源极相接，所述PM19的漏极与NM19的漏极连接；NM19的源极与NM18的漏极连接，NM18的源极接地；所述PM18和NM18的栅极与信号ns2的输出端连接，输入信号ns2，PM19和NM19的栅极与信号ns1的输出端连接，输入信号ns1；所述PM20的源极外接电源，其漏极与PM21的源极相接，所述PM21的漏极与NM21的漏极连接，NM21的源极与NM20的漏极连接，NM20的源极接地；所述PM20和NM20的栅极与信号ns3的输出端连接，输入信号ns3；PM21和NM21的栅极与信号ns2的输出端连接，输入信号ns2；所述PM17、NM17、PM19、NM19、PM21和NM21的漏极均相连，并输出信号S；/n所述第二反相输出的表决电路是由PMOS管PM22、PM23、PM24、PM25、PM26、PM27和NMOS管NM22、NM23、NM24、NM25、NM26构成，输入信号为nc1、nc2和nc3，输出信号为CO；所述PM22的源极外接电源，其漏极与PM23的源极相接，所述PM23的漏极与NM23的漏极连接，NM23的源极与NM22的漏极连接，NM22的源极接地；所述PM22和NM22的栅极与信号nc1的输出端连接，输入信号nc1，PM23和NM23的栅极与信号nc3的输出端连接，输入信号nc3；所述PM24的源极外接电源，其漏极与PM25的源极相接，所述PM25的漏极与NM25的漏极连接；NM25的源极与NM24的漏极连接，NM24的源极接地；所述PM24和NM24的栅极与信号nc2的输出端连接，输入信号nc2，PM25和NM25的栅极与信号nc1的输出端连接，输入信号nc1；所述PM26的源极外接电源，其漏极与PM27的源极相接，所述PM27的漏极与NM27的漏极连接，NM27的源极与NM26的漏极连接，NM26的源极接地；所述PM26和NM26的栅极与信号nc3的输出端连接，输入信号nc3；PM27和NM27的栅极与信号nc2的输出端连接，输入信号nc2；所述PM23、NM23、PM25、NM25、PM27和NM27的漏极均相连，并输出信号CO。/n