[实用新型]乘法器、装置、神经网络芯片及电子设备有效
| 申请号： | 201921433488.1 | 申请日： | 2019-08-30 |
| 公开（公告）号： | CN210006082U | 公开（公告）日： | 2020-01-31 |
| 发明（设计）人： | 不公告发明人 | 申请（专利权）人： | 上海寒武纪信息科技有限公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06F7/523 |
| 代理公司： | 11606 北京华进京联知识产权代理有限公司 | 代理人： | 孙岩 |
| 地址： | 200120 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | 本申请提供一种乘法器、装置、神经网络芯片及电子设备，所述乘法器包括：正则有符号数编码电路，部分积获取电路和修正累加电路；其中，所述正则有符号数编码电路的输出端与所述部分积获取电路输入端连接，所述部分积获取电路的输出端与所述修正累加电路的输入端连接，该乘法器能够通过正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。 | ||
| 搜索关键词： | 乘法器 符号数 编码电路 获取电路 输入端连接 累加电路 输出端 神经网络芯片 修正 乘法运算 电子设备 申请 | ||
【主权项】：
1.一种乘法器，其特征在于，所述乘法器包括：正则有符号数编码电路、部分积获取电路以及修正累加电路，所述正则有符号数编码电路的输出端与所述部分积获取电路输入端连接，所述部分积获取电路的输出端与所述修正累加电路的输入端连接，其中，部分积获取电路包括原始部分积获取单元以及逻辑门单元，所述修正累加电路包括修正华莱士树组子电路和累加子电路；/n所述正则有符号数编码电路用于对接收到的数据进行正则有符号数编码得到目标编码，所述原始部分积获取单元用于根据目标编码得到原始部分积，所述逻辑门单元用于对所述原始部分积的最高位数值进行逻辑运算处理，得到消除符号位扩展后的部分积，所述修正华莱士树组子电路用于对所述消除符号位扩展后的部分积进行累加修正处理，所述累加子电路用于对所述累加修正运算结果进行累加处理。/n
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