[发明专利]一种提高UIS耐性的VDMOSFET器件及其制备方法有效
| 申请号： | 202010677121.5 | 申请日： | 2020-07-14 |
| 公开（公告）号： | CN111969036B | 公开（公告）日： | 2022-09-13 |
| 发明（设计）人： | 何艳静;白志强;汤晓燕;宋庆文;张玉明 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/78;H01L21/336 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 李园园 |
| 地址： | 710000 陕*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种提高UIS耐性的VDMOSFET器件及其制备方法，该器件包括：N+衬底区；N‑外延区，设置在N+衬底区的上表面；P‑阱区，通过离子注入方式形成在N‑外延区上，且位于N‑外延区的边缘；P+注入区和N+源区，分别通过离子注入方式形成在P‑阱区内部，且N+源区位于P+注入区上表面；P+欧姆接触区，形成在P‑阱区内部；栅介质层、栅极和栅金属层，自下而上依次设置在N‑外延区的未被覆盖的上表面；源极，设置在P+欧姆接触区和N+源区上方；漏极，设置在N+衬底区的下表面。本发明能最大限度地减小寄生双极型晶体管基区的串联电阻，降低器件因寄生BJT开启而发生UIS失效的可能性，提高器件的UIS耐性。 | ||
| 搜索关键词： | 一种 提高 uis 耐性 vdmosfet 器件 及其 制备 方法 | ||
【主权项】：
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