[发明专利]一种基于FPGA并行度自适应的卷积神经网络加速器在审
| 申请号： | 202110461762.1 | 申请日： | 2021-04-27 |
| 公开（公告）号： | CN113191493A | 公开（公告）日： | 2021-07-30 |
| 发明（设计）人： | 袁海英;曾智勇 | 申请（专利权）人： | 北京工业大学 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04 |
| 代理公司： | 北京思海天达知识产权代理有限公司 11203 | 代理人： | 刘萍 |
| 地址： | 100124 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA并行度自适应的卷积神经网络加速器，包括：读命令发生器、数据分配器、运算簇组、加法树组、输出缓存组和输出仲裁器。该加速器视卷积层的结构将并行度配置为多或单输出激活并行。数据分配器可以分析片上缓存的数据一致性，将重复的片外数据同时广播到对应缓存中。运算簇中的多个运算单元负责不同输入通道上的卷积运算；根据卷积运算结构，运算簇配置为不同输入通道上或者不同输出激活的运算。输出缓存组内含数据路由模块，对于运算同一输出激活的运算簇，其对应输出缓存中的数据首尾相接，否则作为独立输出。该加速器既保证了感知稀疏激活减少运算负载，又可以灵活配置运算单元，极大地提高了FPGA并行运算效率。 | ||
| 搜索关键词： | 一种 基于 fpga 并行 自适应 卷积 神经网络 加速器 | ||
【主权项】：
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