[发明专利]一种DDR5 SDRAM的高吞吐率、低延迟PHY接口电路装置有效
| 申请号： | 202110706849.0 | 申请日： | 2021-06-24 |
| 公开（公告）号： | CN113553277B | 公开（公告）日： | 2023-06-09 |
| 发明（设计）人： | 李康;陆少强;史江义;潘伟涛;荣卓尔;陈嘉伟 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 西安长和专利代理有限公司 61227 | 代理人： | 何畏 |
| 地址： | 710071 陕西省*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明属于芯片设计技术领域，公开了一种DDR5SDRAM的多PHY接口电路装置，由频率比转换、DFI地址命令与数据读写、初始化训练校准、地址命令发送与数据收发和配置等模块构成。本发明装置能够提供高数据率、低延迟的多存储颗粒访问能力以支持标准DDR5协议。不仅通过初始化训练校准模块来训练路径最佳传输状态，以实现低延迟，而且还能够通过地址发送与数据收发模块完成的高速并串转换和高速时钟PLL模块共同支持DDR5高数据率传输。配置模块使用可配置寄存器来设置数据读写和数据收发模块，实现灵活的并行多存储通道结构，以实现高吞吐率传输，同时通过配置模块可配置频率比转换模块，实现包括1:1、1:2和1:4三种频率比操作，实现对不同DFI接口频率的控制器的支持。 | ||
| 搜索关键词： | 一种 ddr5 sdram 吞吐 延迟 phy 接口 电路 装置 | ||
【主权项】：
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