[发明专利]一种L1cache store miss的实现方法及系统在审
| 申请号： | 202110734756.9 | 申请日： | 2021-06-30 |
| 公开（公告）号： | CN113467943A | 公开（公告）日： | 2021-10-01 |
| 发明（设计）人： | 李长林;刘磊 | 申请（专利权）人： | 广东赛昉科技有限公司 |
| 主分类号： | G06F9/50 | 分类号： | G06F9/50 |
| 代理公司： | 上海邦德专利代理事务所(普通合伙) 31312 | 代理人： | 史文军 |
| 地址： | 528300 广东省佛山市顺德*** | 国省代码： | 广东;44 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 本发明涉及程序控制技术领域，具体涉及一种L1cache store miss的实现方法及系统，本发明store_buffer指令上pipeline后，发现miss或命中S态，分配了miss queue后，上pipeline就被block了,而是等获得E态的reload数据回来后，由refill上pipeline，refill_buffer和store的数据一同merge写入D_cache中；store_buffer申请了从L2reload数据，在reload数据回来后被唤醒，但是也不立马就上pipeline，而是给refill上pipeline的时候将store_buffer的数据merge一同写入D_cache的几个周期的时间窗口，一同merge写入D_cache的同时deallocation掉store_buffer，这样可以有效减少store_buffer上pipeline的次数，提升cache的整体性能，同时降低功耗。 | ||
| 搜索关键词： | 一种 l1cache store miss 实现 方法 系统 | ||
【主权项】：
暂无信息
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