[发明专利]一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路在审
| 申请号： | 202310055641.6 | 申请日： | 2023-01-17 |
| 公开（公告）号： | CN116052741A | 公开（公告）日： | 2023-05-02 |
| 发明（设计）人： | 蔺智挺;陈敏;余克峰;吴秀龙;彭春雨;李鑫;郝礼才;刘玉;赵强;卢文娟;周永亮 | 申请（专利权）人： | 安徽大学 |
| 主分类号： | G11C11/401 | 分类号： | G11C11/401;G06F11/14 |
| 代理公司： | 合肥市泽信专利代理事务所(普通合伙) 34144 | 代理人： | 潘飞 |
| 地址： | 230601 安徽省*** | 国省代码： | 安徽;34 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。 | ||
| 搜索关键词： | 一种 非易失性 t1r1c 存储 电路 矫正 dram | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于安徽大学，未经安徽大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/202310055641.6/，转载请声明来源钻瓜专利网。
