[发明专利]LDPC译码器中Min-Submin搜索模块的低时延低复杂度FPGA实现系统及方法在审
| 申请号： | 202310212138.7 | 申请日： | 2023-03-07 |
| 公开（公告）号： | CN116155300A | 公开（公告）日： | 2023-05-23 |
| 发明（设计）人： | 张南;王奇明;宫丰奎;高洋;李果;田阗 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11;H03M13/00 |
| 代理公司： | 西安智大知识产权代理事务所 61215 | 代理人： | 杨晔 |
| 地址： | 710126 陕*** | 国省代码： | 陕西;61 |
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| 摘要： | LDPC译码器中Min‑Submin搜索模块的低时延低复杂度FPGA实现系统及方法，系统包括校验节点信息压缩存储模块和CNU并行Min‑Submin搜索结构；基于系统的方法为：找出循环移位矩阵中每一行的非0元素，然后每一行非零元素按列输序映射到8个RAM随机存取存储器的对应地址中存储，如果矩阵某一行非零元素不足8个时，对应地址位置不用存储对校验节点信息压缩存储模块的8路软信息进行处理，搜索出8路软信息中的最小值和次最小值；本发明通过设计一个并行低时延的Min‑Submin搜索模块，解决现有的LDPC译码器中CNU模块吞吐率较低、时延大以及芯片资源利用率较低的问题，同时可以保证次最小值搜索的正确性。 | ||
| 搜索关键词： | ldpc 译码器 min submin 搜索 模块 低时延低 复杂度 fpga 实现 系统 方法 | ||
【主权项】：
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