[其他]比率乘法器式非整数分频电路

摘要

本发明将高度均匀地消减一系列待分频信号(fi)脉冲的比率乘法器原理略加变更，使得已分频信号(fa)中的低频变动降低，代价是允许高频变动升高，这种现象被解释为常用比率乘法器的噪声染色。为此，除了相当于常用比率乘法器的第一存储器(ak1)外，增加了下列分电路一个接在第一存储器(ak1)后面的第二存储器(ak2)、附加的加法器(a2、a3)、一个减法器(sb)和一个可预置的计数器(vz)。

主权项

1、用于除数包含整数和小数的比率乘法器式分频电路，它具有一个由一个时钟脉冲计时寄存器(r1)和一个m位的第一加法器(a1)组成的第一数字存储器(ak1)，其输入端与一个相当于除数小数部分的m位第一数字码(M)相连，其第二输入端与计时寄存器(r1)的输出端相连，计时器的输入端则与第一加法器(a1)的输出端相连接，本发明的特征在于：-在一个n位第二加法器(a2)的第一输入端馈入一个相当于除数整数位的n位第二数字码(N)，其第二输入端与第一加法器(a1)的输出端相连，-第二加法器(a2)的输出端与一个(n+1)位第三加法器(a3)的第一输入端相连，第三加法器(a3)的输出端与一个减法器(sb)的被减数输入端相连，而减法器(sb)的输出端则接在一个可予置的计数器(vz)的予置输入端(ev)上，-将待分频信号fi加到可予置的计数器(vz)的计数输入端(ez)上，起动输入端(eu)及复位输入端(re)都与该计数器的输出端(az)相接，在此，每隔与予置输入(ev)值相等的脉冲后出现一个脉冲，上述输出脉冲即为已分频信号(fa)并为计时寄存器(r1，r2)计时，-把第一存储器(ak1)输出端的最高有效位r输入r位第二存储器(ak2)的输入端，其中r符合下述关系：1≤r≤m，第二存储器(ak2)的进位输出端与第三加法器(a3)的第二输入端相接，并通过一个滞后元件(v)(其滞后时间与已分频信号(fa)的相应周期相等)与减法器(sb)的减数输入端相连接。