[发明专利]硬件实现的请求取数周期的系统接口

摘要

一个数据处理系统包括一个中央处理器(CPU)、一个主存和一个存贮管理部件(MMU)。信息以段的形式存放于主存，每个段用一个段说明来标识，段说明被存放在MMU的翻译表中。来自CPU的逻辑地址用来访问存放在MMU的翻译表中的段说明。段说明含有本段的第一个字在主存中的存贮单元的物理地址。如果段说明未在MMU的翻译表中，则中止MMU的操作而请求到主存中去取这个段说明。

主权项

1、一个数据处理系统，包括一个中央处理部件(CPU)、一个与CPU一起连接到一个系统总线的主存贮器和一个与所述的CPU连接的存贮管理部件(EMMU)，所述的主存贮器以段的形式存贮信息字，所述的段的每个字的存贮单元用该段的头一个字的存贮单元的物理地址加上一个位移量来进行编址，所述的EMMU包括一个用来贮存段说明的翻译表，段说明包含有上述的物理地址，所述的EMMU对从所述CPU来的一个逻辑地址作出反应以便从所述的翻译表中读出一个所述的段说明，所述的EMMU和CPU具有在所述的变换表中找不到一个所述的段说明时能够从主存器中经由所述的系统总线取出一个上述的段说明的设备，该设备包括下列成分：用于产生一个起始信号以指出所要的段说明不在所述的变换表中的段说明检测装置；与上述段说明检测装置连接的并对上述的起始信号作出反应以产生一个中止信号、一个缺席信号和一个允读信号的缺席段说明逻缉装置；与所述的缺席段说明逻缉装置连接的并能对所述的中止信号作出反应的时钟装置，所述的中止信号用来中止周期性的时钟信号，从而使所述的EMMU和CPU的正常操作挂起；与所述的系统总线和上述的缺席段说明装置相连的并能对上述的缺席信号作出反应从而在所述的系统总线上产生一个总线请求信号的总线请求装置；与上述的系统总线和总线请求装置连接的并能对所述的总线请求信号和来自所说的系统总线的承认信号作出响应的总线接通装置，它还能指示所述的系统总线是否可供所说的CPU用于产生一个连接该CPU和系统总线的总线接通信号；与上述缺席段说明逻缉装置和上述的总线接通装置相连接的并能对所说的缺席信号作出反应的地址生成装置，它生成一个地址指出所要的段说明在所说的主存器中的位置，它还对所说的总线接通信号作出反应，把所说的地址通过所述的系统总线送到所说的主存；与所述的系统总线和缺席段说明逻缉装置连接的并能对上述的允读信号作出反应的变换表装置，它从所述的主存贮器经由所述的系统总线接收所要的段说明并把它存入所说的变换表中，接着该装置再接收一个控制信号；与上述的变换表装置和缺席段说明逻缉装置连接的并能对上述的控制信号作出反应以使上述的中止信号、缺席信号和允读信号复位的复位装置，上述的时钟装置对所说的复位的中止信号作出反应以使所说的时钟重新走动；与上述的时钟装置、缺席段说明装置和总线请求装置连接的并能对上述的周期性时钟信号和所说的复位的允读信号作出反应以产生所述的总线请求信号来处理所要的段说明的重新启动装置。