[发明专利]先进先出(F1F0)缓冲控制器无效
| 申请号： | 88108438.7 | 申请日： | 1988-10-14 |
| 公开（公告）号： | CN1012395B | 公开（公告）日： | 1991-04-17 |
| 发明（设计）人： | 尤塞夫·艾尔弗雷德·吉达;马丁·克洛德·勒费弗尔 | 申请（专利权）人： | 北方电信有限公司 |
| 主分类号： | G06F12/00 | 分类号： | G06F12/00;G11C7/00 |
| 代理公司： | 中国专利代理有限公司 | 代理人： | 程天正,匡少波 |
| 地址： | 加拿大*** | 国省代码： | 暂无信息 |
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| 摘要： | 向FIFO(先进先出)存贮器(112)提供地址信息的FIFO控制电路(111)采用二个加法计数器(117、118)，一个计数器给出写地址，另一个计数器给出读地址；还采用了选择地址(读或写)用的多路转换器(119)。另外，与简单的逻辑电路相配合，两个比较器(126、127)给出两个状态输出信号，即满状态(或非满状态)及空状态(或非空状态)。 | ||
| 搜索关键词： | 先进 f1f0 缓冲 控制器 | ||
【主权项】：
1.一种FIFO(先进先出)存贮器电路(110)的控制电路(111)，包括：提供第一信号的第一计数器装置(117)；提供第二信号的第二计数器装置(118)；接收第一信号及上述第二信号，并且选择上述第一信号或者上述第二信号作为其输出信号的多路转换器装置(119)；将上述第一信号的最高有效位(131)与上述第二信号的最高有效位(132)进行比较，并且产生指示其比较结果的第一控制信号(125)的第一比较器装置(126)；以及将上述第一信号次于最高有效位的各位(123)与上述第二信号次于最高有效位的各位(122)进行比较，并且产生指示其比较结果的第二控制信号(136)的第二比较器装置(127)；其特征在于，还包括：响应上述第一控制信号及上述第二控制信号，用来产生指示上述存贮器电路处于空状态或非空状态的第一指示信号以及指示上述存贮器电路处于满状态或非满状态的第二指示信号的逻辑装置(128、133、134)
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