[发明专利]低速维特比差错控制模块

摘要

低速维特比差错控制模块是一种用于通讯系统中，对误码进行自动纠正的装置，该模块由信号处理器、程序区、指示电路、输入、输出端子所组成，其中输入串行接口的输入端接数据输入、时钟输入的输出端，输出串行接口的输出端接译码输出、时钟输出的输入端，程序区与信号处理器相接，ＳＳＤ算法的输出端接指示电路的输入端，在信号处理器中、输入串行接口、输出串行接口、ＳＳＤ算法的输出端均与误码检测器的输入端相接。$#!

主权项

1．一种低速维特比差错控制模块，由信号处理部分和存贮器部分所组成，其特征在于该模块由信号处理器(1)、程序区(2)、指示电路(3)、输入、输出端子(4)所组成，信号处理器(1)包括输入串行接口(1-1)、自同步器(1-2)、SSD算法(1-3)、误码检测器(1-4)、输出串行接口(1-5)，输入、输出端子(4)中的输入端子有数据输入(4-1)、时钟输入(4-2)，输出端子有译码输出(4-3)、时钟输出(4-4)，其中输入串行接口(1-1)的输入端接数据输入(4-1)、时钟输入(4-2)的输出端，输出串行接口(1-5)的输出端接译码输出(4-3)、时钟输出(4-4)的输入端，程序区(2)与信号处理器(1)相接，SSD算法(1-3)的输出端接指示电路(3)的输入端，在信号处理器(1)中、输入串行接口(1-1)、输出串行接口(1-5)、SSD算法(1-3)的输出端均与误码检测器(1-4)的输入端相接。