[发明专利]高速可变长度码解码装置

摘要

可变长度码解码装置，包括移位电路，提供一个窗口输出序列；位生成电路，通过采用窗口输出序列作为N位输出序列的低阶位生成N位输出序列；解码序列生成电路，响应码字长度信号，产生该两个固定长度段的一个解码输出序列；表存储装置，响应开始于解码输出序列的第一位的位置的可变长度码字，产生固定长度码字及码字长度；输出选择电路，响应输出选择信号，选择一个输出码字和一个码字长度；以及进位信号生成装置，生成位置控制信号。

主权项

1、一种可变长度码解码装置，用于以固定的时钟速率解码自一个输入缓冲器提供的连续的可变长度码字，该输入缓冲器以固定长度段存储待被解码的输入位流，所述固定长度段具有等于可变长度码字的最大长度的长度，所述装置包括：第一和第二锁存电路，响应于一读信号，用于连续地存储来自输入缓冲器的两个固定长度段；一个移位装置，连接至第一和第二锁存电路，并有一个用于提供该两个固定长度段的M位窗口输出序列的输出窗口，M是从0到可变长度码字的最大长度的一半的变化的一个数，并且输出窗口响应位置控制信号和码字长度信号被定向移动，其中位置控制信号指示在两个固定长度段中的一个位的位置，窗口输出序列从该位开始输出，而码字长度信号指示有多少位将被包含在窗口输出序列中；一个位生成装置，用于通过采用窗口输出序列作为N位输出序列的低阶位，生成一个N位输出序列，N是该可变长度码字的最大长度的一半；一个解码序列生成装置，连接至位生成装置，用于响应该码字长度信号，产生该两个固定长度段的一个解码输出序列，所述解码序列生成装置包括：锁存电路，用于解码输出序列并将其分为低阶位序列和高阶位序列；“或”电路，用于通过对低阶位序列和自位生成装置生成的位输出序列进行逻辑“或”运算，并提供经逻辑“或”运算的位序列；移位器，用于接收经逻辑“或”运算的位序列和高阶位序列，响应该码字长度直接沿着高位方向移位所接收的位序列，其中该码字长度指示该移位器应从接收的位序列的最高有效位中提取多少位，而且该移位器去除被移位的位并用零填充由被移位的位产生的接收的位序列的最低有效位中的空间以产生一个新的位序列；并提供新的位序列作为下一输出序列；一个存储装置，耦合至解码序列生成装置上，并有若干个查询表，用于响应开始于该解码输出序列的第一位的位置的可变长度码字，产生固定长度码字，并用于产生对应于该解码的可变长度码字的码字长度；一个可变长度解码控制装置，用于生成一个输出选择信号和一个时钟信号；一个输出选择装置，用于响应时钟信号和输出选择信号在产生的固定长度码字和对应于解码的可变长度码字的码字长度中选择一个输出码字和一个码字长度；一个进位信号生成装置，用于生成由在先前累加的码字长度上加“1”表示的位置控制信号，并用于将该选择的码字长度与先前累加的码字长度相加，当先前累加的码字长度大于可变长度码字的最大长度的一半时，该生成装置生成读信号以抽取存储在输入缓冲器中的下一个固定长度段，该下一个固定长度段被存储在第一锁存电路中，并且先前存储在第一锁存电路中的固定长度段被传送至第二锁存电路。