[发明专利]具有双字线结构的半导体存储器件

摘要

半导体存储器装置中包括多条子字线(SWL1、SWL2···)，每一个都与子字线相连的多个子字解码器(SWD1、SWD2···)，每一对都与若干个子字解码器相连接的多对主字线(MWLT、MWLF)，以及每一个都与这些主字线对之一相连的多个主字解码器(MWD′1)。在选择模式中，主字线解码器的第一个使得主字线对的不同的对之间的电压彼此不同，而在非选择模式中，使得主字线对的不同的对上的电压彼此相同。

主权项

1.一种半导体存储器装置，包括：第一供电端，接有第一供电电压(VBOOT)；第二供电端，接有低于所说第一供电电压的第二供电电压(Vcc)；第三供电端，接有低于所说第二供电电压的第三供电电压(GND)；多个预解码线(RA1、RA2......)；其特征在于所述半导体存储器装置还包括：一个预解码的装置(PRD)，连接到所说的预解码线，用于选择一个所述的预解码线并将所说的第一供电电压加到该预解码线；多条子字线(SWL1、SWL2......)；多个子字解码器((SWD1、SWD2......)；每一个都包括一个第一N沟道MOS晶体管(601)，其漏极连接到所说预解码线之一，其源极与所说的子字成线之一连接，和一个栅极；一个第二N沟道MOS晶体管(602)，其漏极与所说第一N沟道MOS晶体管源极相连，其源极与所说第三供电端相连接；多对第一和第二主字线(MWLT、MWLN)，所说的第一和第二主字线被分别地连接到若干个所说子字解码器的所说第一和第二N沟道MOS晶体管的栅极；以及，多个主字解码器(MWD’1、MWD’2)，每一个都与所说的主字线对之一连接，每一个所说主字解码器包括：第一逻辑电路(501、503’)，用于接收一个地址信号(ADRM)以产生一个选择信号；第二逻辑电路(504，505)，连接到所说第一逻辑电路和所说的第一主字线之间，用于当所说选择信号为有效时将所说第一供电电压加到所说第一主字线，并用于当所说选择信号为无效时将所说第三供电电压加到所说第一主字线；第三逻辑电路(514)，接到所说第一逻辑电路和所说第二主字线之间，用于当所说选择信号为有效时将所说第三供电电压加到所说的第一主字线，并用于当所说选择信号为无效时将所说第二供电电压加到所说第一主字线；以及一个熔断丝电路(511)，连接到所说的第三逻辑电路，以便当所说熔断丝电路的熔断被熔化时用于禁动所说的第三逻辑电路，将所说第三供电电压加到所说第二主字线。