[实用新型]游戏机可定义节目组合式的可重写游戏卡

摘要

游戏机可定义节目组合方式的可重写游戏卡属游戏卡制造领域。由具有掉电保护的可重写存储器组Y1、静态存储器组IC3、可定义逻辑组Y2、译码器IC2、门电路IC4、IC1及电阻、二极管构成，可定义逻辑组Y2的QA、QB端接静态存储器IC3的A15、A16端，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成。

主权项

1、一种用于游戏机可定义节目的组合方式的可重写游戏卡，其特征是：由具有掉电保护的可重写存储器组Y1、静态存储器组IC3、可定义逻辑组Y2、译码器IC2、门电路IC4、IC1及电阻、二极管构成，由游戏卡插脚板J引出的编程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器组Y1的D0--D15(7，31)端和静态存储器IC3的D0-D7端，J引出的A0-An-1引至可重写存储器组Y1的A0-An-1端，J引出的复位信号至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0′-Qm′及QA、QB、QC，J引出的OE直接引至静态存储器IC3的的OE端和可重写存储器Y1的O的E端，J引出的WE直接引至可重写存储器组Y1的WE端和静态存储器IC3的WE端，J引出At接至译码器IC2的A端，J引出CE接至译码器IC2的E端和可重写存储器组Y1的CE端，J引出An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的高位地址A′n、A′n＋1、…、A′n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端、经二极管D1接译码器IC2、静态存储器IC3的VCC端及电阻R4的一端，R4的另一端接电池B1的一端，B1的另一端接地，R1的另一端接地，译码器IC2的B端接可定义逻辑组Y2的QC端，可定义逻辑组Y2的QA、QB端接静态存储器IC3的A15、A16端，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成；由可重写存储器Y1、可定义逻辑组Y2、门电路IC1、IC4及电阻R1构成，由游戏卡插脚板J引出的偏程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器Y1的D0-D15(7，31)端，J引出的复位信号至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0’-Qm’及QA、QB、QC，J引出A0-An-1至重写存储器组Y1的A0-An-1端，J引出的OE至可重写存储器Y1的OE端，J引出的WE直接引至可重写存储器组Y1的WE端，J引出的CE端接至可重写存储器Y1的CE端，J引出的An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的高位地址A’n、A’n＋1、…A’n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端，R1的另一端接地，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成。