[发明专利]一种并行处理除法电路

摘要

一种并行处理除法电路，其接收被除数数据，大于该被除数数据的除数数据、一起始信号和一复位信号，并输出其商数。其包括一时间控制电路；一数据寄存器；一数据选择电路；一减法器，其执行减法计算，并输出减法结果数据和表明出现的减法结果是否溢出的一输出进位。一控制信号产生电路，当该时间控制信号和该控制数据及输出进位均具有一高逻辑电平值时输出一具有高逻辑电平值的选择控制信号。以及，一结果数据产生电路。

主权项

1.一种并行处理除法电路，其接收被除数数据、大于被除数数据的除数数据、一起始信号和一复位信号，所述并行处理除法电路包括：一时间控制电路，其接收所述复位信号、所述起始信号和一时钟信号并且输出用来控制输出除法结果数据的时间的时间控制信号；一数据寄存器，其接收所述除数数据、所述起始信号和所述时钟信号，并输出反相于所述除数数据的除数存贮数据并根据该起始信号与该时钟信号同步；一数据选择电路，其接收所述被除数数据，减法结果数据、所述起始信号和所述时钟信号，并且其选择所述被除数数据和根据所述起始信号左移一比特位的先前的减法结果数据之一的数据，因此，输出选择数据和控制数据；一减法器，其接收所述除数存贮数据和所述选择数据，执行减法计算，并输出所述减法结果数据和一输出进位，其指明是否该减法结果呈现溢出；一控制信号产生电路，其接收所述时间控制信号、所述控制数据和所述输出进位，并且当所述时间控制信号具有一高逻辑电平值和当所述控制数据和所述输出进位之一具有一高逻辑电平值时输出一具有一高逻辑电平值的选择控制信号；和一结果数据产生电路，其接收所述时间控制信号、所述复位信号、所述选择控制信号和所述时钟信号，根据该时间控制信号与所述时钟信号同步，存贮所述选择控制信号并且通过一比特一比特地将选择控制信号左移而输出结果数据。