[发明专利]使用对方存储器的二个处理器间非同步串行通信收发装置

摘要

本发明公开一种可以象并行通信那样写入或读出对方存取所期望地址的数据，还可以象串行通信那样只需要少量的传输线以及驱动器，又可以把数据传送到远距离的使用对方存储器的二个处理器间非同步串行通信收发装置，处理器Ａ、方式寄存器、地址寄存器、发送数据寄存器、并／串行寄存器、总线驱动器、奇偶发生器、等待寄存器、第１、２计数器、总线接收器、奇偶校验寄存器、串／并行寄存器、错误方式检测器、第１、２逻辑门。

主权项

1．使用对方存储器的二个处理器之间非同步收发装置，其特性在于包括：为同处理器B进行数据发送／接收，而有选择地产生片选信号(／CS)、读取信号(／RD)、写信号(／WR)、地址信号、数据信号、中央处理器时钟信号，同时接收输入复位信号(／RESET)、等待信号(／WAIT)、错误信号(ERR)的处理器A；分别有选择地接收输入上述处理器A的片选信号(／CS)、读信号(／RD)和写信号(／WR)的方式寄存器(1)、地址寄存器(2)和发送数据寄存器(3)；接收输入由上述方式寄存器(1)、地址寄存器(2)、发送数据寄存器(3)各自发出的输出和由外部提供的时钟，并输出给总线驱动器(14)以把数据传送到处理器B的并行／串行寄存器；总线驱动器(14)；同时接收输入上述并行／串行寄存器所接收输入的数据，产生奇偶并把该奇偶输出给并行／串行寄存器(10)的奇偶发生器(8)；有选择地接收输入上述被输入的数据值并把复位信号(／RESET)提供给时间延迟以及处理器A，再把该值输出给第1计数器(6)的等待寄存器(4)；第1计数器(6)；把处理器B的数据传送给处理器A所使用的总线接收器(15)；接收输入总线接收器的数据并将之输出给接收输入来自错误方式检测器(13)的信号的第2逻辑门的奇偶校验寄存器(12)；在有选择地把信号输出给等待寄存器(4)的同时还输出给奇偶校验寄存器(12)的串行／并行寄存器(11)；接收输入上述总线接收器(15)的输出信号和时钟(CLK)并将之输出给第2逻辑门(9)的错误方式检测器(13)；根据由奇偶检验寄存器(12)、错误方式寄存器接收输入的值产生错误信号(／ERR)并将之输出给处理器A的第2逻辑门(9)；接收输入上述方式寄存器(1)、等待寄存器(4)的输出和中央处理器时钟(CPUCLK)信号将之输出给第1逻辑门(5)的第2计数器(7)；分别把上述第1计数器6、第2计数器(7)的输出作为输入，并把等待信号(／WAIT)输出给处理器A的第1逻辑门(5)。