[发明专利]非易失半导体存储器

摘要

为了缩短初始化时间，本发明的闪速型非易失半导体存储器包括选择全部字线(WL1至WLm)的行译码器(2)、产生各种电压的字线电压发生器(3)、选择或不选择全部位线(DL1至DLn)的列译码器(4)。通过向选定的全部字线(WL1至WLm)提供正的第一字线电压、向源极线提供擦除电压(Vs)和使全部位线浮置来执行擦除脉冲施加处理。通过选择全部位线(DL1至DLn)和向全部字线(WL1至WLm)提供第二字线电压而利用读出放大器(8)来执行降压鉴别处理。

主权项

1.非易失半导体存储器，包括：由按行和列排列的存储单元晶体管(MC11至MCmn)的矩阵组成的存储单元阵列，每一所述存储单元晶体管(MC11至MCmn)能够被以电的方式进行标记和擦除；字线(WL1至WLm)，每一所述字线(WL1至WLm)与排列在所述矩阵的每一所述行中的存储单元晶体管的控制栅极连接；位线(DL1至DLn)，每一所述位线(DL1至DLn)与排列在所述矩阵的每一所述列中的存储单元晶体管的漏极连接；与所述矩阵的全部存储单元晶体管(MC11至MCmn)的各源极连接的源极线；字线电压发生器(3)，产生包括在擦除脉冲施加处理中使用的第一字线电压和在降压鉴别处理中使用的第二字线电压的字线电压；行译码器(2)，分别在所述擦除脉冲施加处理中选择全部所述字线(WL1至WLm)并向它们提供所述第一字线电压以及在所述降压鉴别处理中向它们提供所述第二字线电压，和在普通的读出处理和普通的数据写入处理中选择由外界提供的行地址信号(ADr)所指定的所述字线(WL1至WLm)之一并向其提供由所述字线电压发生器(3)产生的相应字线电压；源极电压馈送(6)，在所述擦除脉冲施加处理中向所述源极线(SL)提供预定电压的擦除脉冲。在其它情况下使所述源极线(SL)处于高电平；列译码器(4)和列选择器(5)，在所述擦除脉冲施加处理中使全部所述位线(DL1至DLn)处于浮置状态，在所述降压鉴别处理中选择全部所述位线(DL1至DLn)，以及在普通读出处理和普通数据写入处理中选择由外界提供的列地址信号(ADc)所指定的所述位线(DL1至DLn)之一；读出放大器(8)鉴别在所述降压鉴别处理中选定的所述全部(DL1至DLn)的信号电平和在所述普通读出处理中选定的所述位线(DL1至DLn)的所述一条的信号电平；以及写入电压馈送(7)，在所述普通数据写入处理中向选定的所述位线(DL1至DLn)的所述一条提供预定的电压。