[发明专利]具有级联延时级的时钟再定时装置和方法无效
| 申请号： | 96122697.8 | 申请日： | 1996-10-24 |
| 公开（公告）号： | CN1155232C | 公开（公告）日： | 2004-06-23 |
| 发明（设计）人： | M·F·朗姆赖希;J·W·吉列克 | 申请（专利权）人： | 汤姆森消费电子有限公司 |
| 主分类号： | H04N5/44 | 分类号： | H04N5/44 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 吴增勇;董江雄 |
| 地址： | 美国印*** | 国省代码： | 美国;US |
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| 摘要： | 视频时钟输入信号(MCK)加到包括多个(T1-T19)延时单元的级联延时线(30)，以便在延时线的各个分接头(T1-T15)提供多个延时时钟信号。选择电路(6)将选定的分接头之一耦合到输出端，该输出端提供与水平同步信号(HS)前沿对准的延时输出时钟信号(YCK)。为减少提供给定最大延时步长分辨率和延时单元的给定最小总延时所需的分接头数目，第一组(T1-T13)延时单元的分接头隔开一个单元，至少第二组(T13-T16；T17-T18；T19)延时单元的分接头隔开一个以上的单元。 | ||
| 搜索关键词： | 具有 级联 延时 时钟 定时 装置 方法 | ||
【主权项】：
1.集成时钟再定时装置，其特征在于包括：延时线，它包括对时钟输入信号作出响应的集成电路中形成的多个延时单元的级联连接，以便在各个分接头处提供多个延时后的时钟信号，选择电路，它对输送到其上的同步信号作出响应，以便将选定的分接头之一耦合到输出端，该输出端提供与同步信号边沿对准的延时时钟输出信号；其中，一些分接头之间的延时单元数量不定；所述延时线中各个延时单元有一给定的标准延时；将所述延时单元在所述延时线中加以排列，以形成延时单元的一种分配，该分配中分接头比延时单元少；选择所述分接头之间的延时单元的分配，以便把用来提供所述延时线的给定最小延时分辨率及给定最小总延时所需的分接头的数量减至最少；其中，所述最小总延时至少为所述输入时钟信号的一个周期。
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