[发明专利]在分组数据上执行乘－加运算的装置

摘要

一种处理器具有分别含有第一与第二分组数据的第一与第二存储器。各分组数据包含第一、第二、第三与第四数据元素。一个乘-加电路耦合在第一与第二存储区上。乘-加电路包含第一(810)、第二(811)、第三(812)及第四乘法器(813)，其中各乘法器接收一组对应的所述数据元素。乘-加电路还包含耦合在第一与第二乘法器(810，811)上的第一加法器(850)及耦合在第三与第四乘法器(812，813)上的第二加法器(851)。第三存储区(871)耦合在加法器(850，851)上。第三存储区(871)包含第一与第二字段分别用于保存第一与第二加法器(850，851)的输出，作为第三分组数据的第一与第二数据元素。

主权项

1.一种处理器(109)，包括：用于存储各包含四个初始数据元素的第一分组数据与第二分组数据的寄存器文件(150)，第一分组数据中的各初始数据元素对应于第二分组数据中的一个不同初始数据元素，从而产生四对初始数据元素；解码指定所述第一与第二分组数据作为操作数的指令的解码器(165)；以及耦合到所述寄存器文件与所述解码器的电路(145)，该电路响应该指令，以便将所述第一与第二分组数据中的所述对应初始数据元素相乘以生成对应的中间数据元素，将所述中间数据元素成对地分为两组，将所述两组中间数据元素的每一组中的中间数据元素相加以生成两个结果数据元素，所述两个结果数据元素的每一个提供比所述初始数据元素高的精度，作为执行该单一指令的结果将所述两个结果数据元素存储在所述寄存器文件的一个寄存器中作为第三分组数据。