[发明专利]在译码所接收的信息信号的维特比译码器中有条件地组合比特量度的方法和装置

摘要

公开了对例如在卷积译码器中使用的表达式求值的方法和装置。通过按照使在计算假设比特序列时被执行的加法的数目最少的方式设置数字逻辑元件,就改善了译码器性能。首先确定比特量度及其组合,然后将它们提供给多路复用器。然后控制多路复用器来输出被选定的将要与累积路径量度相加的比特量度或这些比特量度的组合。

主权项

1.有条件地组合在对一个所接收的信息信号进行译码时使用的多个比特量度的电路，所述电路包括：至少一个具有多个输入节点的加法器，每一个输入节点接收所述多个比特量度中的一个，所述至少一个加法器产生所述多个比特量度的和作为输出；具有多个输入端的多路复用器，这些输入端分别被输入：零、所述多个比特量度的每一个以及所述至少一个加法器的所述输出和，所述多路复用器还具有能够用来选择所述多个输入中的一个的选择输入端；以及给所述多路复用器提供所述选择输入的控制器，对于输入给所述加法器的多个比特量度的每一个，所述控制器把一系列选择输入提供给所述多路复用器，使得与所述选择输入相比，所述多个比特量度相对恒定。