[发明专利]带有多个触发器的半导体集成电路

摘要

激活集成电路使多个组合在其中的FFsl能够将数据锁存于其中。之后转换成测试模式连接。此时,例如FFs被连接成多个级以形成成对的扫描路径。当对应于锁存在另一对扫描路径中的数据的期望值分别被写入一对扫描路径,且被移位操作时,“异或”电路连续地对被锁存的数据和期望值进行比较。而且,“或”电路连续地输出表明集成电路是否正常工作的数据。只要被锁存的数据与期望值彼此重合,“或”电路就输出“0”。

主权项

1.一种带有多个用来分别储存从相应的逻辑电路传送的数据的触发器的半导体集成电路，它包含：多个用来输入数据的数据端；上述多个触发器包含一个响应第一控制信号的第一触发器组和一个响应第二控制信号的第二触发器组，组成上述第一触发器组的上述各触发器包括，一个输出端，一个用来接收来自相应的一个上述逻辑电路的信号的第一输入端，一个电连接于组成上述第一触发器组的各个其它的触发器的上述输出端的第二输入端或一个相应的上述数据端，一个用来响应第一控制信号而选择性地输出一个在上述第一或第二输入端处接收到的信号的选择电路，以及一个用来响应第一时钟信号而锁存上述选择电路的输出并从上述输出端将其输出的第一锁存电路，上述第一触发器组的上述各触发器组成多个各响应第一控制信号的第一扫描路径电路，上述各个第一扫描路径电路带有预定数目的串联连接且响应第一时钟信号而连续地将从一个上述数据端输入的数据传输到下一级触发器的上述触发器，组成上述第二触发器组的上述各触发器包括，一个用来接收来自一个相应的上述逻辑电路的信号的第三输入端，一个电连接于组成上述第二触发器组的各个其它的触发器的上述输出端的第四输入端或一个相应的上述数据端，一个用来响应第二控制信号而选择上述第三或第四输入端并将在被选定的输入端处接收到的信号从中输出的选择电路，一个用来响应第二时钟信号而锁存上述选择电路的输出并将其从上述输出端输出的第二锁存电路，上述第二触发器组的上述各触发器组成多个各响应第二控制信号的第二扫描路径电路，上述各第二扫描路径电路带有预定数目的串联连接且响应第二时钟信号而将从一个上述数据端输入的数据连续地传输到下一级触发器的上述触发器；多个用来分别探测上述第一扫描路径电路的输出与分别对应于上述第一扫描路径电路的上述第二扫描路径电路的输出重合性的重合性探测电路；以及一个用来输出对应于从上述多个重合性探测电路输出的结果的重合性探测信息的逻辑电路。