[发明专利]计数器和配有该计数器的半导体存储器

摘要

计数器电路，对应于线性序列和交错序列两种模式，电路结构简单，并具有可达到设定的任意数的计数器电路数和输出显示该数信号的功能。设有与3个触发器电路FF1～FF3对应的锁存电路L1～L3、第1逻辑电路A1～A3、第2逻辑电路B1～B3和第3逻辑电路C1～C3。各锁存电路提供对应位触发器电路的输出信号Q，在线性序列模式时根据信号Q设定锁存信号CDEF、ODEF的逻辑电平，在交错序列模式时依据控制信号唯一地设定锁存信号CDEF的逻辑电平。

主权项

1.一种计数器电路，其特征在于包括：第1至第n触发器电路，分别具有第1信号输入端、第2信号输入端，在计数开始时的同步信号的第1周期中，取出在同步信号的第1逻辑状态时输入所述第1信号输入端上的第1输入信号，并从输出端输出对应该第1输入信号的信号，在与此连续的同步信号的第2逻辑状态时锁存对应所述第1输入信号的信号，在计数开始后的同步信号的第2周期以后，分别在同步信号的第1逻辑状态时取出在所述第2信号输入端上输入的第2输入信号，在与此连续的同步信号的第2逻辑状态时从输出端输出响应于所述第2输入信号的信号，获得第1至第n位的计数信号；第1至第n锁存电路，它与所述第1至第n触发器电路对应地进行配置，在各个计数开始时的同步信号的第1周期中锁存从对应的触发器电路输出的信号，根据输出第1、第2信号时的控制信号，从与所述第2信号的逻辑电平相应的触发器电路输出的信号逻辑电平无关地唯一设定所述第2信号的逻辑电平；第1至第n个第1逻辑电路，与所述第1至第n的触发器电路对应地设置，输入各自对应的触发器电路的输出信号和来自低位的进位信号，在两输入信号的逻辑电平不同时输出启动的第3信号；第1至第n个第2逻辑电路，与所述第1至第n触发器电路对应地设置，输入各自对应的触发器电路的输出信号、来自低位的进位信号和从对应锁存电路输出的第2信号，在对应触发器电路的输出信号和对应的从第1锁存电路输出的第2信号的逻辑电平不同，且来自低位的进位信号为激活状态时，输出对应的启动高位的进位信号；第1至第n个第3逻辑电路，与所述第1至第n触发器电路对应地设置，输入各自对应的触发器电路的输出信号、来自低位的溢出信号和对应的从锁存电路输出的第1信号，在对应触发器电路的输出信号和对应的从锁存电路输出的第1信号的逻辑电平相等、且来自低位的溢出信号为激活状态时，输出对应启动高位的溢出信号；第3信号输入装置，在与所述第1至第n触发器电路的对应的第2信号输入端，输入由所述第1至第n个第1逻辑电路输出的第3信号；正常维持启动的信号输入装置，在所述第1个第1逻辑电路和所述第2个第2逻辑电路上输入来自低位作为进位信号的正常维持启动的信号，同时，在所述第1个第3逻辑电路中输入来自低位作为溢出信号的正常维持启动的信号。