[发明专利]准同步数字分级结构低速信号转换系统数字式锁相环及其信号转换方法

摘要

一种采用完全辅助系统DPLL(数字式锁相环)的清除电路，其使传输通信设备PDH(准同步数字分级结构)低速信号接口单元共享这种DPLL电路。选择器的切换信号能改变主随机游动滤波器、辅助随机游动滤波器和Q计数器的计数值，以及比率乘法器的比率长度，由此可以得到各种PDH低速信号接口需要的DPLL电路。

主权项

1.一种准同步数字分级结构低速信号转换系统数字式锁相环，其是采用包括主环路和辅助环路的完全辅助系统数字式锁相环的清除电路，所述主环路包括：一个用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器；一个用于输出低速辅助时钟信号并同时对按R(R为整数)调节的所述基准时钟频率分频的R分频器；用于分别按N(N为整数)对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二N分频器；一个比较第一、二N分频器的输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器；一个按N1(N1为整数)对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器；一个用于给所述频率调节器提供控制脉冲的加减器电路，所述辅助环路包括：用于按N2(N2为整数)对由所述主随机游动滤波器输出的脉冲数字差值进行均分的辅助随机游动滤波器；一个用来存储所述辅助随机游动滤波器的输出的Q计数器；一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择一个增量或是减量脉冲的比率乘法器，由此根据Q计数器里的记录数值输出选择的脉冲；用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供控制脉冲的所述加减器，其中所述清除电路包括一个选择器，其可实施所述主随机游动滤波器计数值变化和所述辅助随机游动滤波器计数值变化、所述Q计数器的计数级数和所述比率乘法器的比率长度改变，这是因为有针对于各个准同步数字分级结构实施数字式锁相环参数切换信号的缘故。