[发明专利]非易失性半导体存储器

摘要

存储单元晶体管(MT)将其漏极与对应的副位线(SBL)连接。在编程工作中，将所选择的副位线(SBL)连接到编程主位线(PMBL1)上。在读出工作中，将所选择的副位线(SBL)与双极型晶体管(BT1)的基极连接，使所选择的存储单元晶体管的沟道电流作为基极电流流过。双极型晶体管(BT1)放大该基极电流，并控制渡过读出主位线(RMBL1)的电流。

主权项

1.一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：备有包括配置成行列状的多个存储单元的存储单元阵列，上述存储单元阵列被分割成包括配置成第一多个行及第二多个列的多个存储单元的多个块，且备有：在上述多个块中的对应于上述存储单元的列设置的多条第一主位线；在上述多个块中的对应于上述存储单元的列设置的多条第二主位线；在上述多个块的每一个中，分别对应于上述第二多个列设的副位线组；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管有：在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有：设在每个对应的上述块中，配置成在上述非易失性半导体存储器的读出工作中通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大、控制在对应的第一主位线中流动的电流的多个双极型晶体管；在上述非易失性半导体存储器的写入工作中有选择地将上述副位线和对应的第二主位线连接起来、在读出工作中有选择地将上述副位线和对应的上述双极型晶体管的基极连接起来的连接装置；在上述读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的第一主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。