[发明专利]数字信号处理芯片中的循环执行控制电路

摘要

数字信号处理芯片中的循环执行控制电路，包括最低有效位状态检测单元，当在加载了循环执行数的计数寄存器中各位的状态检测结果除最低有效位之外的各位为0时，用于按最低有效位的状态和第一和第二信号的状态输出具有预定电平的有效信号；条件时钟输出单元，用于接收时钟信号和第一和第二信号，只在第一和第二信号有效时，输出时钟信号。因此，电路能防止循环执行数为0时产生的错误，减少实现整个算法的执行时间，并防止程序存贮器的消耗。

主权项

1.一种数字信号处理芯片中的循环执行控制电路，其特征是，包括：最低有效位状态检测单元，当在加载了循环执行数的计数寄存器中作为各位的状态检测结果表明除最低有效位之外的各位为0时，用于按最低有效位的状态和循环结束信号和比较器加载信号的状态输出具有预定电平的有效信号，对于所述循环结束信号，在当满足循环结束条件时，该循环结束信号变为有效，对于比较器加载信号，当循环的最终指令地址和下面要进行的指令地址加载到循环比较器上时，比较器加截信号变为有效，所述最低有效位状态检测单元进一步包括：多个相互串联连接的PMOS栅，其中每个栅分别在计数寄存器中连接到除最低有效位之外的其余各位的输出端口；第一“与”门，用于按计数寄存器中最低有效位的输出端口的输出和比较器加载信号进行“与”操作；第二“与”门，用于按计数寄存器中的最低有效位的输出端口的输出和循环结束信号进行“与”操作；一“或”门，用于按第一和第二“与”门的输出进行“或”操作；和串联连接到多个PMOS栅的PMOS栅，用于接收“或”门的输出和输出具有预定电平的有效信号；所述控制电路还包括：条件时钟输出单元，用于接收时钟信号和循环结束信号和比较器加载信号，并只当循环结束信号或比较器加载信号有效时，输出时钟信号；和结束条件信号输出单元，当从条件时钟输出单元输出的信号为有效时，用于输出最低有效位状态检测单元的输出信号。