[发明专利]维特比译码器

摘要

在为提高译码速度而使用多个加-比-选(ACS)部件的维特比译码器中，公开一种用于提供和存储状态量度的装置，该状态量度用于ACS操作。维特比译码器中的状态量度存储器使用双端口存储器，在单个存储器包括一个存储体，用于读和写由ACS部件产生的N个状态量度中的前一半状态量度；两个存储体，用于每当输入一个码字时交替地读和写后一半的状态量度。因此，与传统装置相比，大大地减少了用于存储状态量度的存储容量。

主权项

1、一种维特比译码器，包括：支路量度计算器，用于计算输入码字和可从编码器输出的预定码字之间的相似性，并输出2N个支路量度，这里N为状态数；加-比-选部分，用于接收由支路量度计算器提供的2N个支路量度和N个先前状态量度以执行加-比操作，选择幸存路径，并计算N个当前状态量度，所述幸存路径显示了与接收码字的编码序列最接近的编码序列；以及状态量度存储器，用于向加-比-选部件提供N个先前状态量度或存储加-比-选部件产生的N个当前状态量度，该译码器的特征在于：所述加-比-选部件包括M个加-比-选部件，每当输入一个码字时其中的每一个加-比-选部件都在N/M个周期期间执行N/M次操作。所述状态量度存储器包括：双端口存储器，包括：一个存储体，用于读和写由所述加-比-选部件产生的N个状态量度中的前一半状态量度；和两个存储体，用于每当输入一个码字时交替地读和写后一半的状态量度；计数器，用于对所述周期的进行顺序进行计数；写地址发生器，用于根据所述计数器的计数结果产生所述存储器的写地址；读地址发生器，用于根据所述计数器的计数结果产生所述存储器的读地址。