[发明专利]内装输出信号定时调节器的半导体集成电路器件无效
| 申请号： | 99102785.X | 申请日： | 1999-03-03 |
| 公开（公告）号： | CN1236223A | 公开（公告）日： | 1999-11-24 |
| 发明（设计）人： | 藤井贵晴;境敏亲;矢柴康雄 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | H03K5/135 | 分类号： | H03K5/135 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 朱进桂 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 半导体集成电路器件,其响应系统时钟(CLK1)在窄的时限内输出多位输出信号(Sa至Sn－1)并包括同步锁存电路(13a－13n));响应系统时钟产生伪数据信号(DY1)和高频中间时钟信号(CLK3)的第一锁相环(10);产生延迟时钟信号(CLK5)的延迟电路;和对伪输出信号和延迟时钟信号进行比较以产生同步时钟信号(CLK2)的第二锁相环(12);响应同步时钟信号并锁存数据和伪数据信号的同步锁存电路。 | ||
| 搜索关键词： | 输出 信号 定时 调节器 半导体 集成电路 器件 | ||
【主权项】：
1．一种半导体集成电路器件，包括一个用于为输出信号(Sa-Sn；Sa-Sn-1)提供输出定时的定时调节器(6)，其特征在于：所述定时调节器(6)包括：一个延迟信号产生器(10/11；21/11；10/31；21/31)，所述延迟信号产生器被提供有基准时钟信号(CLK1)，并产生一个从所述基准时钟信号延迟一个预定时间的延迟时钟信号(CLK5)，和一个输出定时产生器(12/13a-13n/9n)，所述输出定时产生器被连接至所述延迟信号产生器，并在所述延迟信号和所述输出信号之间补充一个时间引出线，以便在输出时限将所述输出信号输出。
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