[发明专利]具有内部测试电路的半导体集成电路器件

摘要

半导体集成电路器件具有器件识别码(ID1)，以判断包信号(RQ)是否寻址到其上，和时序发生器(16)，它响应于表示器件识别码(ID1)和包信号中的输入器件识别码(ID2)一致的找到信号(IDHIT)，为数据存取起动一控制序列，其中信号接收电路(12)由包信号(RQ)和表示老化测试的指令的测试信号(TP)共用，逻辑门(23)用于直接从测试模式信号(TEST)产生找到信号(IDHIT)，以使时序发生器(16)在老化测试中起动控制序列，而不管测试信号(TP)和存储的器件识别码(ID1)是否一致。

主权项

1.具有普通模式和测试模式的半导体集成电路器件，包括：主电路(2/3；31/32)，它包括存储电路(11)，用于存储第一器件识别码(ID1)，信号接收电路(12)，由在所述测试模式中从其外部提供的测试信号(TP)和在所述普通模式中从其外部提供的输入信号(RQ)共用，至少包含一个分配给第二器件识别码(ID2)的数据区，比较电路(13)，连接到所述存储电路(11)和所述信号接收电路(12)，将所述第二器件识别码(ID2)与所述第一器件识别码(ID1)比较，判断所述输入信号(RQ)是否寻址到所述半导体集成电路器件，且当所述第二器件识别码与所述第一器件识别码一致时，产生初步的找到信号(IDHIT)，初级电路(16)，响应找到信号(IDHIT)，为行地址译码器、列地址译码器、读出放大器、预充电电路和输入/输出电路这样的其它电路(18)起动至少一个预定的控制序列；和测试电路(4；33)，用于在所述测试模式中建立所述主电路(2/3；31/32)，其特征在于所述测试电路(4；33)包括检测电路(21)，响应于表示进入所述测试模式的指令信号(VREF)，产生测试模式信号(TEST)，和逻辑电路(23；23/34)，连接到所述比较电路(13)和所述检测电路(21)，并从所述初步的找到信号(IDHIT)和所述测试模式信号(TEST)之一产生所述找到信号(IDHIT)。