[发明专利]非易失性半导体存储器及其程序验证方法无效
| 申请号： | 99110832.9 | 申请日： | 1999-07-22 |
| 公开（公告）号： | CN1118828C | 公开（公告）日： | 2003-08-20 |
| 发明（设计）人： | 蛇岛浩史 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C29/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏,余朦 |
| 地址： | 暂无信息 | 国省代码： | 暂无信息 |
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| 摘要： | 一种非易失性半导体存储器，包括存储单元阵列(1)、比较部分70和多个写电路(800至815)。比较部分把从存储单元阵列读出的包括多个第一位数据(Dm0至Dm15)的读出数据，与包括多个第二位数据(Dr0至Dr15)的期望值以位为单位进行比较，输出表示比较结果的判断信号(J0至J15)；多个写电路把多个第二位数据的各数据写入存储单元阵列的一部分中，多个写电路被分别激活，其被激活的数量根据判断信号而变化。 | ||
| 搜索关键词： | 非易失性 半导体 存储器 及其 程序 验证 方法 | ||
【主权项】：
1.一种非易失性半导体存储器，其特征在于包括：存储单元阵列(1)，包括多个非易失性存储单元；比较部分(70)，用于把包括从所述存储单元阵列(1)读出的多个第一位数据(Dm0至Dm15)的读出数据和含有多个第二位数据(Dr0至Dr15)的期望值数据以位为单位进行比较，以输出表示比较结果的判断信号(J0至J15)；多个写电路(800至815)，分别提供给所述多个第一位数据(Dm0至Dm15)，其响应控制信号(Sa至Sd)和所述判断信号(J0至J15)，把所述多个第二位数据(Dr0至Dr15)的各位写入所述存储单元阵列(1)的一部分中；以及划分写控制电路(10)，包括标志产生电路(10A)和写脉冲控制电路(10B)，响应所述判断信号(J0至J15)，由写脉冲控制电路(10B)接收来自标志产生电路(10A)的标志，将所述控制信号(Sa至Sd)输出给所述多个写电路(800至815)。
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