[发明专利]异步流水线半导体存储器有效
| 申请号： | 99804908.5 | 申请日： | 1999-04-01 |
| 公开（公告）号： | CN1154111C | 公开（公告）日： | 2004-06-16 |
| 发明（设计）人： | 爱恩·麦斯 | 申请（专利权）人： | 睦塞德技术公司 |
| 主分类号： | G11C7/00 | 分类号： | G11C7/00 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 戎志敏 |
| 地址： | 加拿大*** | 国省代码： | 加拿大;CA |
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| 摘要： | 一种异步流水线SDRAM有分割的流水线级，该流水线级由异步信号控制。而不是在每一级上使用同步数据的时钟信号。在每一级使用异步信号寄存数据。异步控制信号在芯片中产生，并对不同等待时间级形成最佳化。较长的等待时间级需要较大的延迟单元，而较短的等待时间级需要较短的延迟单元。在数据从芯片读出之前，在读取数据路径端，数据被同步到时钟。因为在每一流水线级寄存了数据，所以它的不对称小于常规的波流水线结构。因为流水线级独立于系统时钟，只要重新同步的输出支持它，读取数据路径可以运行在任何CAS等待时间。 | ||
| 搜索关键词： | 异步 流水线 半导体 存储器 | ||
【主权项】：
1.一种流水线同步动态随机存取存储器，包括：(a)具有可寻址存储器单元的存储中心；(b)读取路径，确定在地址输入端口和I/O数据输出端口之间，所述存储器中心包括在所述读取路径中，所述读取路径包括一个或多个流水线级，每一个流水线级包括响应对应的异步控制信号的寄存器；(c)与每个所述流水线级关联的延迟单元，用于产生所述异步控制信号，所述异步控制信号根据系统时钟延迟，每个所述延迟单元具有对应他有关的一个流水线级的等待时间的等待时间，从而每个所述流水线级可以独立于系统时钟进行控制。
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