[发明专利]可加倍的处理器设备

摘要

一个处理器设备(MPU)，其具有一个时钟产生单元(CLK)、一个处理器单元(CPU)、一个工作存储器(MEM)、一个处理器总线(PBU)以及一个总线控制设备(BMI)，该总线控制设备具有到至少一个另外的处理器设备(MPU”)的、适合于交叉总线(BXL)的接口。总线控制设备(BMI)监控处理器设备(CPU)经过处理器总线(PBU)的数据存取，并且经过该交叉总线(BXL)交换关于这个数据存取的信号，分析这些信号，并且依赖于分析的结果输出一个差错信号。在一个处理器系统(PSR)中，该系统包括至少二个彼此经过交叉总线(BXL)连接的处理器设备(MPU、MPU’)，同步起动处理器设备(MPU、MPU’)的处理器单元(CPU、CPU’)；处理器设备(MPU、MPU’)的总线控制设备(BMI、BMI’)在处理器单元(CPU、CPU’)的每个数据存取中经过交叉总线交换信号，并且在缺乏一致的情况下输出一个差错信号。当在一个处理器设备(MPU)中出错的情况在另外的处理器设备(MPU’)上继续进行处理器系统(PSR)的运行。

主权项

1. 处理器设备(MPU)，其具有一个时钟产生单元(CLK)、一个处理器单元(CPU)、一个工作存储器(MEM)和一个作为处理器单元与工作存储器的数据总线和地址总线建立的处理器总线(PBU)，其特征在于，一个总线控制设备(BMI)，其具有到至少一个另外的处理器设备(MPU′)的、适合于交叉总线(BXL)的一个接口，如此建立这个总线控制设备，在处理器设备(MPU)的运行期间，在一个共同的与至少一个经过交叉总线连接的处理器设备(MPU′)微同步的运行方式中，在经过处理器总线(PBU)的数据交换，-计算或接收交换数据的特征(psg)，-与一个至少另外的总线控制设备(BMI′)经过交叉总线(BXL)交换这个特征，-如此得到的特征(xsg)与独有的特征(psg)比较，并且-在特征缺乏一致的情况下输出一个差错信号(sfl)，该信号触发处理器设备(MPU)的一个差错处理。