[发明专利]灵活的CDMA合并器

摘要

一种合并器(CMB)，包括多 (k)个子处理单元(S1，S2，Sk)，其每一个用一个较高的处理速率合并来自输入数据组中的数字数据值。单个选择器(M3)被用于周期性地读出来自相应的子处理单元(SU₁，…，SU_k)的相加。本发明允许把来自任意期望的输入中的数据灵活地合并在一个特定的输出之上。

主权项

1.一种合并器(CMB)，用于把来自n个输入(₁，…，_n)的 数字数据抽样合并到m个输出(sc-1，sc-2，…sc-m)上，所述数字 数据抽样具有一个预定比特宽度(in_bit)，并且作为以一个公共数 据速率CLK分别由来自每个输入的一个数据抽样组成的数据组并行地 到达所述合并器，该合并器包括： k个子处理单元(SU₁，SU₂，…，SU_i-1，SU_i，…，SUk)，其中的 每个包括： 一个输入寄存器，用于以所述公共数据速率CLK除以k所得到的时钟速 率对到达数据组进行下降抽样和存储；和 一个多路复用/加法装置(M1_k；ADD_k，R3_k，SUM_k，R4_k；F1_k)， 用于接收存储在所述输入寄存器中的所述数据组以及对于所述m 个输出的每一个以所述公共数据速率CLK除以k所得到的时钟速率 用于输出分别由预定的所述存储数据抽样的相加形成的相加数据 抽样；以及 一个选择器(M3)，用于以所述公共数据速率CLKA从所述子处理 单元的所述多路复用/加法装置中周期性地选择由所述m个相加数据 抽样组成的一个相应的输出数据组；并且 其中，相对于第(i-1)个子处理单元(SU_1-1)的输入寄存器的 抽样相位，子处理单元(SU_i)的输入寄存器的抽样相位被延迟 1/CLK，在此i＝2，3，…，k。