[发明专利]动态逻辑电路

说明书

本发明一般涉及逻辑电路，特别是涉及动态逻辑电路。

在现有技术的许多应用中都需要存储数据。先进先出(FIFO)电路就是这样一种存储电路。FIFO电路被广泛地用来改变或是控制提供给FIFO的一个输入的数据和从FIFO中读出的数据之间的延迟或是等待时间。这种等待时间控制在诸如流水线操作中的同步级是极为重要的。图1表示的一种总线结构或是系统10包括一个0级驱动器100和一个1级FIFO存储部110。此处的驱动器100是一个CMOS驱动器，它是具有如图所示的一对CMOS晶体管101，102的一个反相器。驱动器100被用来驱动总线RWD，将RWD上的数据送到FIFO存储部110。数据在经过一定的等待时间之后被送到输出线DQ。具体地说，晶体管101是一个p-沟道MOSFET，其源极连接到一个+2.1伏电压源，其栅极连接到提供给线103的一个逻辑输入信号，而漏极连接到n-沟道MOSFET102的源极。MOSFET102的栅极也连接到线103，MOSFET102的漏极被连接到一个参考电位例如是地。提供给线103的逻辑输入信号在地(例如是此处为“低”的一个逻辑0)和+2.1伏(例如是此处为“高”的一个逻辑1)之间变化。晶体管102的门限电平在此处是0.6伏。因此，如果逻辑输入信号是逻辑0，反相器的输出也就是读-写-驱动(RWD)总线就变成+2.1伏，另一方面，如果逻辑输入信号是逻辑1，总线RWD就变成0伏。值得注意的是，本例中的RWD总线大约有6mm长，它的电阻大约是200欧姆，电容大约是5pF。

1级FIFO包括一个存储部110。如图中所示，该存储部包括多个例如3个并行的存储单元或是寄存器110₁-110₃。存储寄存器110₁-110₃中的每一个都具有相同的结构，在图中作为例子表示了一个寄存器110₁的细节。如图所示，分别在线：PNTi1，PNTo1；PNTi2，PNTo2；和PNTi3，PNTo3上为存储寄存器110₁-110₃中的每一个提供一对选通脉冲。线PNTi1，PNTi2和PNTi3有时被称为指针输入线。线PNTo1，PNTo2和PNTo3有时被称为指针输出线。选通脉冲PNTi1，PNTo1；PNTi2，PNTo2；和PNTi3，PNTo3的电压摆动是从0伏(也就是‘低’或者逻辑0)到+2.1伏(也就是“高”或者逻辑1)。

以寄存器1101为例，如图所示，寄存器110₁包括一个输入CMOS传送器或是传输门120，一个输出CMOS传输门140，以及连接在输入CMOS传输门120和输出CMOS传输门140之间的一个锁存器130。输入CMOS传输门120包括一个n-沟道MOSFET121和一个p-沟道MOSFET123，它们的栅极连接到PNTi1线上；如图所示，MOSFET123的栅极通过一个反相器连接到PNTi1线上。MOSFET121，123的源极共同连接到RWD总线。图示的锁存器130包括按照惯用方式连接的一对反相器。输出CMOS传输门140包括一个n-沟道MOSFET141和一个p-沟道MOSFET143，它们的栅极连接到PNTo1线上；如图所示，MOSFET143的栅极通过一个反相器连接到PNTo1线上。如图所示，MOSFET141，143的源极共同连接到锁存器130的输出，而漏极共同连接到数据输出线DQ。因此，输出CMOS传输门140的输出就出现在线DQ上。