[发明专利]可以抑制噪音并供给电源电位的半导体集成电路装置

说明书

本发明涉及半导体集成电路装置在测试动作模式时向内部电路供给电源电位的结构。更特定的是本发明涉及具有在测试模式动作中将从外部供给的任意的电压供给内部电路的电源供给电路的半导体集成电路装置。

半导体集成电路装置随着动态随机存取型存储器(以下，称为DRAM)等半导体存储器的集成度的提高，必须确保构成该电路的微细化的晶体管的可靠性，另一方面，必须同时满足与半导体集成电路的外部的数据收发的接口的规格等的要求。

因此，在半导体存储器等半导体集成电路装置中，通常搭载将外部电源电位Ext．Vcc降压而生成内部电源电位int．Vcc的降压电源电路。

此外，在DRAM中，不仅必须确保构成存储单元的存储单元电容器的可靠性，而且必须采用考虑了确保数据读出时的噪音耐性、耗电低以及读出电压余量等的电路结构。因此，在DRAM中，向作为存储单元电容器的存储节点的对向电极的单元片供给内部电源电位int．Vcc的1／2的电位，并且作为位线对的预充电电位，供给内部电源电位int．Vcc的1／2的电位。

此外，为了改善晶体管的漏电流特性以及降低寄生电容等目的，向基板供给负电位(基板电位)。

即，在DRAM中。从外部供给的外部电源电位Ext．Vcc即使是例如3．3V等单一的电位，通常也搭载已搭载在DRAM内部的降压电源电路、单元片电压发生电路、位线预充电电压发生电路和基板电位发生电路等多个内部电源电路。

为了保证内部电路的稳定动作，上述内部电源电路设计为在外部电源电位Ext．Vcc变化时也发生稳定的电位电平。然而，在器件的动作试验中，为了把握其动作余量，有时有意识地使上述内部电源电位在某一范围内变化，把握器件的动作状态。但是，在通过上述内部电源电路向内部电路供给将外部电源电位Ext．Vcc变换后的电位的结构中，难于从外部将生成内部电源电位的电位电平设定为所希望的值。

另一方面，例如，在DRAM等中，作为出厂前的筛选测试，是进行所谓的称为老化测试的加速试验。该试验的目的是通过使器件在高电压及高环境温度等加速条件下进行动作而使在存储单元电容器、晶体管的栅极绝缘膜、多层配线等中存在的潜在化的不良状态显现出来。在这样的加速试验中，必须百给内部电路加上所希望的电源电位而不是上述内部电源电路生成的电位。

图9是表示可以取代搭载在半导体集成电路装置中的内部电源电路生成的电压而将从外部加的电压加到内部电路上的先有的电位供给电路8000的结构的框图。

参见图9，电位供给电路8000具有通过从DRAM的外部供给的控制信号和地址信号的组合而发生活性测试模式信号STEST的测试模式信号发生电路8010、与测试模式信号STEST的活性化相应地将内部电源节点ns与接收外部的供给电位的端子8020连接而在测试模式信号的不活性期间中将内部电源节点ns与端子8020电气分离的电压施加电路8040和在测试模式信号STEST的不活性期间中向内部电源节点ns供给内部电源电压int．V而在测试模式信号的活性期间中停止动作的内部电源电压发生电路8030。

在图9中，假定内部电源电压发生电路8030有代表性地表示降压电源电路、单元片电压发生电路、位线预充电电压发生电路、基板电位发生电路等中的某一个电路。

另外，假定测试模式信号STEST的电平在活性期间是内部电源电压电平int．Vcc，在不活性期间是接地电位电平GND。

图10是用于说明图9所示的电压施加电路8040的结构的电路图。

参见图10，电压施加电路8040包括接收测试模式信号STEST的反相器INV500、串联连接在外部电源电压Ext．Vcc与接地电位GND之间的P沟道MOS晶体管P502和N沟道MOS晶体管N502、串联连接在外部电源电压Ext．Vcc与接地电位GND之间的P沟道MOS晶体管P504和N沟道MOS晶体管N504。

晶体管N502的栅极接收信号STEST，晶体管N504的栅极接收反相器INV500的输出。晶体管P604的栅极与晶体管P502和N502的连接接点n502连接，晶体管P502的栅极与晶体管P504和N504的连接接点n504连接。

电压施加电路8040进而包括串联连接在外部电源电压Ext．Vcc与负电位的基板电位Vbb之间的P沟道MOS晶体管P506和N沟道MOS晶体管N506、串联连接在外部电源电压Ext．Vcc与基板电位Vbb之间的P沟道MOS晶体管P508和N沟道MOS晶体管N508。