[发明专利]衬底结隔离型硅集成电感及其制法

说明书

本发明涉及硅集成电感及制法，属于硅微电子技术。

在硅上做平面电感，早在二十世纪六十年代就被人研究过，当时得出的结论是：在硅集成电路中集成电感是行不通的(R．M．Warner and J．N．Fordemwalt，Eds．，Integrated Circuits，Design Principle and Fabrication．NewYork：McGraw-Hill，1965，P．267．)。直到1990年，Ngnyen和Meyer首次发表文章表明，电感(器)是能够被用于硅集成电路的(N．M．Nguyen and R．G．Meyer，IEEE J．Solid-State Circuits，vol．25，no．4，pp．1028-1031，Aug．1990．)。近年来，由于无线通信技术的迅猛发展，人们越来越希望在射频集成电路中集成电感，以满足低损耗，高集成的要求(J．N．Burghartz，Proc．ESSDERC’97，pp．143-153)。如图1-2所示，硅集成电感通常是平面螺旋形的，由两层金属构成，上面一层做成螺旋形，两层金属之间通过介质孔连接(参照Min Park，Seonghearn Lee，Cheon Soo Kim，Hyun Kyu Yu，and KeeSoo Nam，IEEE Transactions on Electron Devices，vol．45，no．9，pp．1953-1959，Sep．1998)。

进一步的研究还表明，在硅上做电感，由于其高损耗而难以获得高的Q值(品质因素)。损耗主要来源于以下两个方面(J．Craninckx and Michiel S．J．Steyaert，IEEE J．Solid-State Circuits，vol．32，no．5，pp．736-744，May1997．)：(1)金属线的损耗；主要由于高电阻率，薄厚度以及趋肤效应；(2)衬底损耗；由于螺旋形电感产生的磁场会在可导电的硅衬底中诱导出涡流电流，如图3所示，其中B(t)是螺旋电感产生的磁场，Isub是该磁场在硅衬底所诱导的涡旋电流，它导致能量损耗。这两种损耗中，衬底损耗是主要的。为了减小硅衬底损耗，最近人们研究了各种方法，例如，使用厚介质层；将线圈下面的硅腐蚀掉；增加硅表面耗尽层厚度(加直流偏置)；在衬底上用沟槽来减少涡流等等。但是，这些技术并不与常规硅集成电路平面工艺兼容，例如需要进行硅片背面腐蚀，要使用沟槽工艺等，因此不利于集成电路工艺线流片生产。

本发明的目的，是提供一种可以隔断涡流，从而减小损耗的衬底结隔离型硅集成电感。

本发明的另一目的，是提供一种制造所述衬底结隔离型硅集成电感的方法，它具有工艺简单且与常规硅集成电路工艺兼容的特点。

为实现上述目的，本发明提供一种衬底结隔离型硅集成电感，包括在硅上形成的两层金属布线，其中一层金属呈螺旋形，在两层金属之间通过介质孔连接，其特点是，在硅衬底中形成交替间隔的P型和N型区域。

本发明还提供一种衬底结隔离型硅集成电感制法，包括以下步骤：

提供一块硅基片并在其上形成一层氧化层；

形成具有一定图形结构的离子注入窗口；

进行离子注入并隔离推进，使在硅衬底中形成交替间隔的P型和N型区域；

在硅上形成由二层金属布线组成的电感。

下面结合附图对本发明的具体实施方式作进一步的详述。

图1是现有技术硅集成电感的剖面示意图。

图2是现有技术硅集成电感的平面示意图。

图3是现有技术螺旋电感产生的磁场在硅衬底诱导出涡旋电流示意图。

图4是本发明在硅衬底上进行离子注入用的掩模版例图。

图5是本发明在P型衬底上注入N型离子形成的PN结隔断涡流的示意图。

图6-19是本发明的工艺流程示意图，其中按照工艺顺序：

图6表示硅衬底基片。

图7表示隔离氧化后表面形成的氧化层(SiO₂)。

图8表示光刻隔离注入后形成离子注入窗口。

图9表示隔离N离子注入。

图10表示隔离推进后形成的PN结隔离结构。

图11表示腐蚀去氧化层。

图12表示生长一层氧化层。

图13表示沉积等一层金属。

图14表示第一层金属反刻后形成条形。

图15表示在反刻第一层金属上淀积介质层。

图16表示介质光刻后形成的介质孔。

图17表示沉积第二层金属。