[发明专利]能提高存储单元读取速度的半导体存储器

说明书

本发明涉及能使存储单元读取速度更快的半导体存储器，尤其涉及通过使用读出放大器使存储单元读取速度更快的半导体存储器。在判断存储单元电压开/关的情况下，读出放大器的输入信号发生器给差动放大电路产生一个输入信号，其电流检测器检测流过存储单元的电流。

常规读出放大器中读取主存储单元电路的设计是，将和主存储单元连接的电流检测器的一个输出端与差动放大电路的一个输入端连接，而和参考单元连接的参考电流检测器的输出端与差动放大电路的另一个输入端连接。

在图1和图2所示的常规读出电路中，把和主存储单元Mi(i=1，2，…，n)连接的主存储单元电流检测器的输出信号VSi(i=1，2，…，n)输入到差动放大电路的一个输入端，把与参考单元连接的参考电流检测器的输出信号VR输入到差动放大电路的另一个输入端。

在电流检测器中，为了检测流经主存储单元和参考单元的微小电流，将电阻器Ri(i=1，2，…，n)、RR1、RR2的阻值设置得很大，从而得到执行读出操作时输入到差动放大电路的差动输入信号的范围。

因此，可以认为差动放大电路输入信号线上的寄生电容Ci(i=1，2，…，n)和CR很大，所以对于信号VSi(i=1，2，…，n)和VR直至分别达到期望电压值的时间衰减有所限定。另外，由于寄生电容CR比寄生电容Ci大得多，如图2所示，所以实际参考电压VRR(接近于导通单元电压VSON和关闭单元电压VSOFDE的近似平均值)的上升比理想参考电压VRI的上升慢一些。因此，使得VRR超过导通单元电压VSON的时间t2变得较长，从而使导通单元信号的读取速度较慢。

具有读取电路的常规半导体存储装置对导通单元信号的读取速度有限制，因此，对改进半导体存储器自身的性能也存在限制。上述见解的理由如下：即，由于电流检测器的输出端直接连接到差动放大电路的输入端，改善提供给该输入端的检测信号的上升特性是困难的，从而限制了读取导通存储单元信号速度的提高。

因此，本发明的目的是提供改善这种上升特性的半导体存储器。

另外，日本未决专利申请(JP-A-Heisei，8-147991)公开了下列半导体存储器，其具备：第一和第二电流读出电路，它们各包括第一导电类型的第一MOSFET，第一MOSFET具有较小的电导，将其放在第一电源电压及其输出节点之间；差动放大电路，其同向输入节点和反向输入节点耦合到第一和第二电流读出电路的各输出节点，根据第一内部控制信号有选择地使电流读出电路激活；读出放大器，包括第一导电类型的第二和第三MOSFET，各MOSFET具有相对较大的电导，与构成第一和第二电流读出电路的第一MOSFET并联安装，在激活差动放大电路之前立即瞬时导通。

日本未决专利申请(JP-A-Heisei，7-334998)公开了下列半导体存储器，该半导体存储器具备：存储器阵列，用于存放数据；地址缓冲器，检取地址以选择这个存储器阵列中的数据；数据读出电路，读出所选存储器阵列位线上的数据。该数据读出电路具有多个系统中的时钟同步读出放大器，其输入端共同连接到选择位线上，从而执行分时操作；选择器，有选择地输出读出放大器存储的数据。各时钟同步读出放大器具有：预读出电路，在同步时钟控制下有选择地连接到选择的位线上；主读出电路，在同步时钟的控制下捕获并锁存预读出电路的输出。

日本未决专利申请(JP-A-Heisei，8-96582)公开了下列半导体存储器，这是一个根据位线电位来检测连接到位线上的存储单元电位的半导体存储器，它具有：提供单元，为位线提供预定电位以给存储单元预充电；输出单元，根据提供的电位接收检测信号，并将该检测信号反向并作为半导体存储器的输出信号输出；控制器，根据反向检测信号控制预充电存储单元的电位。