[发明专利]一级同步传输模块接口块的随路信令数据处理设备无效

专利信息
申请号: 00128229.8 申请日: 2000-12-18
公开(公告)号: CN1300166A 公开(公告)日: 2001-06-20
发明(设计)人: 李康泌 申请(专利权)人: LG电子株式会社
主分类号: H04Q3/00 分类号: H04Q3/00
代理公司: 中原信达知识产权代理有限责任公司 代理人: 余朦,李辉
地址: 韩国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 一级 同步 传输 模块 接口 随路信令 数据处理 设备
【权利要求书】:

1.一种STM-1接口块的CAS数据处理设备,包括:

多个成帧器,从E1链路中提取信令数据流;

CPU,在CAS信令数据处理中输出一个开始信号;

CAS信令处理单元,由该开始信号启动并且将从多个成帧器输入的信令数据流按照每个链路的顺序重新格式化成为报告数据;和

CM(公共存储器),存储CAS信令处理单元输出的报告数据。

2.根据权利要求1的CAS数据处理设备,其中CAS信令处理单元在CAS信令数据处理中向CPU输出一个忙信号。

3.根据权利要求2的CAS数据处理设备,其中在忙信号产生期间忽略CPU输出的开始信号。

4.根据权利要求1的CAS数据处理设备,其中CAS信令处理单元包括:

流选择单元,从多个成帧器输入与系统时钟同步的21个信令数据流并且将其顺序输出;

信令处理单元,临时存储从流选择单元输出的比特流并且将其转换为报告格式;

CPU接口,连接CPU和信令处理单元;和

地址发生单元,根据从CAS信令处理单元输出的地址递增信号顺序地产生CM的写地址。

5.根据权利要求4的CAS数据处理设备,其中CAS信令处理单元根据读时钟信号读取信令数据流中的每4个时隙并且将其重新格式化成为报告数据。

6.根据权利要求5的CAS数据处理设备,其中读时钟信号的一个周期与一个时隙间隔相同。

7.根据权利要求4的CAS数据处理设备,其中CPU接口根据CPU输出的开始信号启动流输入单元、信令处理单元和地址发生单元并且向CPU输出忙信号,直到完成CAS信令数据处理。

8.根据权利要求4的CAS数据处理设备,其中当完成一个链路的处理时信令处理单元向流选择单元输出一个链路号递增信号,和为下个链路接收信令数据流。

9.根据权利要求4的CAS数据处理设备,其中无论何时完成CM访问,地址发生单元根据信令处理单元的控制递增CM的写地址。

10.STM-1接口块的CAS数据处理设备,包括:

多个成帧器,从多个E1链路中提取信令数据流;

CPU,在信令数据处理中输出一个开始信号;

信令处理单元,由该开始信号启动并且将从多个成帧器输入的信令数据流按照每个链路的顺序重新格式化成为报告数据;

CPU接口,连接CPU和CAS信令处理单元;和

CM接口,将CAS信令处理单元输出的报告数据传递给CM。

11.根据权利要求10的CAS数据处理设备,其中E1链路的数量是21,而CPU接口根据开始信号启动CAS信令处理单元。

12.根据权利要求10的CAS数据处理设备,其中在信令数据处理中CPU接口向CPU输出忙信号,并且在忙信号发生期间忽略CPU输出的开始信号。

13.根据权利要求10的CAS数据处理设备,其中CAS信令处理单元包括:

流选择单元,从多个成帧器输入与系统时钟同步的21个信令数据流并且将其顺序输出;

信令处理单元,读取从流选择单元输入的信令数据流并且将其重新格式化为每四个时隙的报告数据。

14.根据权利要求13的CAS数据处理设备,其中读时钟信号的一个周期与一个时隙间隔相同。

15.根据权利要求13的CAS数据处理设备,其中无论何时完成CM访问,该CM接口根据CAS信令处理单元的地址递增信号递增CM的写地址。

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