[发明专利]半导体存储器电路的电容器的制造方法

说明书

本发明涉及集成电路的动态随机存取存储器的制造方法，特别是涉及形成动态随机存取存储器的堆叠式电容器的方法。

“堆叠式动态随机存取存储器”是在硅半导体晶片上制造一个金氧半场效应晶体管与堆叠式电容器，并利用所述金氧半场效应晶体管的源极(source)来连接电容器的电荷储存电极(storage node)以形成动态随机存取存储器的存储单元。数目庞大的存储单元聚集成为存储单元阵列。另一方面，在存储单元阵列的附近则有其它电路围绕，例如感测放大器等电路，这些外部电路，称为周边电路区域。

而典型的堆叠式电容器的制造方法是在形成场氧化层、多晶硅字线、转移栅晶体管、位线接触窗和位线后，再露出转移栅晶体管的源极以形成存储单元接触窗，再形成堆叠式电容器的下层电极、介电层和上层电极。由于存储单元接触窗和堆叠式电容器在位线之后才形成，这使得存储单元接触窗具有相当高的高度宽度比(high aspect ratio)，动态随机存取存储器集成电路晶粒于是呈现高耸起伏的地形地势。另一方面，先形成位线接触窗之后再形成所述存储单元接触窗的典型方法，必需使用两道光刻掩模，这也限制了电路设计准则，降低集成电路的集成密度。

电容的公式是C＝εA/T，其中，ε是电容器介电层(capacitor dielectric)的介电常数，A是电容器下层电极的表面积，T是电容器介电层的厚度，因此，要增加电容器的电容可以从两个方向着手，第一个方向是采用高介电常数的材料作为电容器介电层，例如，Ta₂O₅、TiO₂和SrTiO₃材料都具有非常高的介电常数，可惜，由于这些高介电常数的材料的薄膜品质不佳，存在有绝缘层的击穿电压等可靠性问题，因此到目前为止还无法应用到动态随机存取存储器。

要达到动态随机存取存储器的高集成密度的目的，必需缩小存储器的存储单元的尺寸，然而电容器尺寸的缩小会降低电容值，使得存储器电路的信噪比(S/N)降低，造成电路误判或电路不稳定等缺点。为了实现高集成密度的动态随机存取存储器，必需寻找更尖端的制作工艺技术，以在降低存储单元的平面电路布局面积的同时，能够维持或增加电容器的电容值。

而一如前面分析，使用高介电常数的电容器介电层既然不甚可行，由电容的公式C＝εA/T可知电容的大小跟电容器下层电极的表面积成正比，因此，增加电容器下层电极的表面积是增加电容器的电容的另一个方向，而目前最普遍的是所谓三维空间电容器。所述三维空间电容器是在所述转移栅晶体管的上方或下方的第三维空间形成电容器，以在有限的平面电路布局面积内增加电容器的电容值。电容器制造在所述转移栅晶体管的上方时，称为堆叠式电容器(stack capacitor)，而电容器制造在所述转移栅晶体管的下方时称为沟槽式电容器(trench capacitor)。目前，动态随机存取存储器工业主要是使用堆叠式电容器结构，例如，日本和韩国的半导体公司主要是采用堆叠式电容器结构。

Watanabe等人于IEDM 1988年第600页所发表的“stacked capacitorcells for high density dynamic RAMs”与Wakamiya等人于VLSI Technology1989第69页所发表的“novel stacked capacitor cell for 64 Mb DRAM”均揭露了堆叠式电容器结构。S.Kimura等人的美国专利第4742018号和T.Ema美国专利4977102号亦揭露堆叠式电容器以增加电容器电容。日本富士通公司的Masao Taguchi等人在美国专利第5021357号更揭露了改良的堆叠式电容器结构，称为鳍电容器结构(fin capacitor)，大幅增加电容器电容，提高动态随机存取存储器的集成密度。日本Hitachi公司的T.Kaga等人更在1994年IEDM第927页的一篇题目为“A 0.29μm² MIM-CROWN cell andprocess technology for 1-Gigabit DRAMs”的论文，揭露了一种更为先进的称为“MIM-CROWN结构”的堆叠式电容器，这些电容器结构均能大幅增加电容器的电容值，提高动态随机存取存储器元件的集成密度。

本发明揭露了一种新颖的堆叠式电容器的制造方法，其利用介电层/薄的介电层/介电层的三层结构形成动态随机存取存储器的堆叠式电容器，能大幅增加堆叠式电容器的表面积，缩小电容器的平面电路布局面积和大幅提高电容器的电容，放宽电路设计准则以提高动态随机存取存储器集成电路的密度。