[实用新型]低噪声集成磁路电感器

说明书

本实用新型涉及开关电源在多路输出时采用的集成磁路电感器件。

在目前的现有技术中，开关电源输出侧的集成磁路电感器件是由n(n＞1)个绕组构成的，其绕制方法是n个绕组分层绕制。分层绕制是指：在整个绕线区域内绕完第1组线圈称为第1层，再在第1层的表面绕完第2组线圈称为第2层，依此类推，直到绕完第n层。由此可知，各个绕组之间存在耦合电容C，其计算公式为：C=α^*λS/d

其中：α为一常数

      λ为介电常数

      S为层(组)与层(组)的接触面积

      d为层(组)与层(组)之间的距离

耦合电容C会造成各输出电压中的噪声互相干扰，由于此干扰是同相位的，因此噪声增大。目前，电源厂商采取的方法是在输出端并联高频特性好的优质电容，以吸收噪声。但这种做法并未从根本上消除由此引起的噪声，而且增加了成本。

鉴于上述，本实用新型的目的是提供一种集成磁路电感器，它可从根本上减小集成磁路电感器引起的噪声，提高产品的指标参数。

为实现上述目的，本发明采用以下技术方案：

一种低噪声集成磁路电感器，包括磁芯和n个绕组，其中n＞1，其特征在于：所述磁芯划分成n段，所述各绕组分别安装在磁芯的各段内，各绕组互不重叠。

所述磁芯为带骨架磁芯或无骨架磁芯。

本实用新型的优点：由于各绕组是分段绕制的，故使得各绕组之间的接触面积S减小，各绕组之间的距离d增大，绕组间的耦合电容C锐减，绕组之间的干扰也就大大减小。这样就可以减少输出的噪声，减少输出电容的用量，从而降低成本、提高产品指标。

下面结合附图和实施例详细说明。

图1为本实用新型第一实施例的结构示意图；

图2为本实用新型第二实施例的结构示意图。

本实用新型解决问题的思路是减小各个绕组之间的耦合电容C，以减小干扰，由此集成磁路电感器的各绕组安装位置应使组间的接触面积S减小、使组间的距离d增大，故将n个绕组由分层绕制改为分段绕制，即把绕线区域分为n段，每一个绕组只绕在自己的段内，不与其它绕组重叠。

图1是在一无骨架环形磁芯上构造一支三路输出的电感器的实例，该环形磁芯上装有三个绕组。环形磁芯的内侧周长为60mm，各绕组的匝数分别为10∶20∶30，使用1mm线径的导线绕制。制作时，根据匝数、线径和磁环的内侧周长，将绕线区域分段，使各绕组合理分布。图中在磁芯上取A、B、C三个分段点，使得AB=10mm、BC=20mm、CA=30mm，第一绕组的10匝绕在AB段，第二绕组的20匝绕在BC段，第三绕组的30匝绕在CA段，各绕组相互不重叠，每个绕组紧密排列绕制。

当某段区域排列不下应有的匝数时，可以多层绕制，但仅限于本段内的多层绕制。

图2是在一带骨架磁芯上构造一支二路输出的电感器的实例，该磁芯上装有两个绕组。磁芯为带“工”字型骨架的磁芯，其高度为20mm，两个绕组的匝数分别为10∶40，10匝使用1mm的导线绕制，40匝使用0.5mm的导线绕制。图中将磁芯分成两段，分段的结果是AB=10mm、BC=10mm。第一绕组的10匝在AB段内绕1层，第二绕组的40匝在BC段内绕2层。各绕组相互不重叠，每个绕组紧密排列绕制，可以分层。

上述磁芯也可以是其他形状，如：罐型、E型、PQ型、RM型等等。