[发明专利]带自对准栅极的快闪存储单元及其制造方法

说明书

本发明一般涉及半导体器件，特别涉及带自对准栅极的快闪存储单元及其制造方法。

电可编程只读存储器(EPROM)已广泛地用做非易失存储器，即使电源断开也能保持数据不改变。然而，EPROM器件的主要缺点在于它们必须在紫外线(UV)下暴露约20分钟以擦除数据。由于当需要改变数据时，必须将EPROM器件从它的插座上拔下并移到UV光源下，这样很不方便。

电可擦除可编程只读存储器(EEPROM)克服了这个问题，并容许在短得多的时间周期内电擦除数据，通常少于2秒钟。然而，它仍然存在必须一个字节一个字节的擦除数据的不足之处。

快闪EEPROM与EEPROM的类似之处在于可以用电并且较快地擦除数据。然而，对于快闪EEPROM，数据在通常尺寸范围为每块128到64K字节的块中而不是一个字节一个字节地擦除。

用常规的浅沟槽和LOCOS(硅的局部氧化)隔离技术制造的EPROM、EEPROM或快闪EEPROM存储器件的例子显示在图1和2中。这些器件的每一个包括存储单元阵列11，每个存储单元有一个浮栅12和控制栅13。浮栅为多晶硅或非晶硅的隔离岛，形成在设置有源、漏和沟道区(未示出)的有源区域16中薄栅极氧化物14上。控制栅设置在浮栅上，通常由重掺杂的多晶硅或多晶硅化物制成。介质膜17设置在两个栅极之间。根据应用，介质可以是ONO(氧化物/氮化物/氧化物)、仅为氧化膜、或是氧化物和氮化物的其它组合物。

从控制栅上观察到的，存储单元的阈值电压取决于存储在浮栅内的电子数量。大多数的存储单元可以存储两位数据，例如当阈值电压为低电平时，导电状态为逻辑“1”，当阈值电压为高电平时，导电状态为逻辑“0”。在一些高密度应用中，多级单元可以在每单元存储多于两位，例如每单元4位、8位或更多。这可以通过更精确的控制浮栅内的电子数量实现，由此可以获得不止两个不同的阈值电压。

到目前为止，在这种类型的大多数器件中，通过在隔开相邻的存储单元11的隔离氧化区19之间的硅衬底18的有源区域16上热生长70-250数量级厚度的栅或隧道氧化物14形成浮栅。然后在栅极氧化物上形成导电层21，并在导电层上形成介质膜17。导电层通常为化学汽相淀积(CVD)的多晶硅膜或非晶硅膜，厚度在1500-2500数量级，并通过原位掺杂或通过离子注入掺杂磷、砷或硼。介质膜可以仅为氧化物或为氧化物和氮化物的组合物。

在介质膜上形成光刻掩模以限定绘出浮栅的所有四个边的完整浮栅图形或仅绘出有源区域边缘的两个边的部分浮栅图形。各向异性地腐蚀掉介质膜和导电层的未掩蔽部分以形成浮栅图形。然后在介质层上形成第二导电层22，在第二导电层上形成第二光刻掩模以限定出控制栅图形，并完成以前仅部分限定图形时浮栅图形的限定。然后各向异性地腐蚀掉第二导电层和介质层的未掩模部分，以完成控制栅图形并完成原先未完成时的浮栅图形。

用浅沟槽或LOCOS技术制成的叠置栅和分裂栅存储单元阵列的俯视图显示在图3和4中。浮栅12有在隔离氧化区19上延伸的端帽23,24。控制栅13覆盖在浮栅上并形成字线。在分离栅阵列中，控制栅包括用做选择栅的部分13a，在它们下面没有浮栅的任何一部分。通常由金属制成并由隔离氧化物19隔开的位线25将每列中存储单元的漏极互连。通常由硅衬底中的P+或N+扩散层组成的源线26将相同行中的存储单元的源极互连。

需要端帽23,24以便在形成浮栅的光刻掩蔽步骤中提供相对于隔离氧化区浮栅图形的圆角和偏移的容差。圆角效应使边缘27在光刻步骤之后变短相对于有源区的浮栅偏移使边缘27移到有源区的边缘28之外。这些效应的任意一个或两个会导致浮栅不能完全覆盖有源区，并会产生使晶体管出现故障的漏泄路径。

在隔离氧化区上延伸，端帽23,24还有助于在控制栅和浮栅之间形成大的电容区域29，导致两个栅极之间的大耦合率。在存储单元中所述大耦合率很重要，是由于在写和擦除操作期间，会有更多的电压从控制栅耦合到浮栅。

为了防止由于工艺偏差浮栅仅部分覆盖有源区的情况，有必要通过使端帽变宽来增加布局容差。此外，相邻浮栅之间的间距30必须足够宽以避免栅极之间短路。这两个要求致使存储单元尺寸增加并且管芯成本变高。