[发明专利]半导体元件及其制造方法

说明书

本发明涉及一种半导体元件及其制造方法。本发明尤其涉及具有场效应晶体管栅极电介层的和/或具有存储单元中的所谓“存储节点电介层”的一种半导体元件。

为了保持或提高国际竞争力，不断降低用于实现某种电子功能所要花费的费用和因此持续地提高生产率是必要的。近年来生产率提高的保证在此曾是和仍然是CMOS工艺技术或DRAM工艺技术。这两种工艺技术在此通过结构缩小的进展达到生产率提高。

MOS晶体管的结构缩小的进展随之带来的却是，为了有效地控制晶体管必须采用越来越薄的电介层作为栅极电介层。如果像当今一般通常的那样，采用二氧化硅作为栅极电介层，在0.1μm工艺技术中的栅极电介层的层厚则必须要少于1.5nm。以足够的精度，可再现地制备这样薄的二氧化硅层却是很困难的。仅0.1nm的偏差意味着在层厚中的数量级为10％的波动。除此之外，在这样薄的二氧化硅层上导致通过二氧化硅层的高泄漏电流，因为通过量子力学的隧道效应载流子可以克服由二氧化硅层所生成的势垒。

在大规模集成存储器模块的发展上，尽管进展着的微型化仍必须保持或甚至于还必须改善一个单个存储单元的单元电容。为了达到此目的，同样采用越来越薄的电介层，通常的氧化硅层或氧化物-氮化物-氧化物层(ONO)，以及折叠的电容器电极(沟槽单元Trench-Zelle，堆栈式单元)。在减少存储器电介层的厚度时，却也导致通过电介层的泄漏电流(隧道电流)的明显提高。

因此曾建议，通过具有较高相对介电常数(ε_r)的材料代替通常的二氧化硅层或氧化物-氮化物-氧化物层。用这样的材料可以采用大于5nm的比较厚的层作为栅极电介层或存储器电介层，这些层在电气上却相当于显著小于5nm的一个二氧化硅层。可以较容易地控制这种层的厚度，并且显著地减小通过层的隧道电流。

例如曾建议氧化钛或五氧化钽，或由氧化物/氧化钛或氧化物/五氧化钽组成的层堆作为栅极电介层的材料。例如钛酸钡锶(BST，(Ba，Sr)TiO₃)，钛锆酸铅(PZT，Pb(Zr，Ti)O₃)，或镧掺杂的钛锆酸铅或钽酸锶铋(SBT，SrBi₂Ta₂O₉)作为栅极电介层的材料得到采用。

可惜这些材料对于它们的新用途却具有一系列的缺点。因此通常采用CVD工艺用于制造由氧化钛或五氧化钽制的栅极电介层。如此制备的层却具有归因于在CVD法上所采用的工艺气体的杂质。这些杂质导致在层中的电荷和所谓的“陷阱”，这些电荷和“陷阱”又负面地影响晶体管的功能。此外这些层或层堆通常不产生介电常数(ε_r)的足够的提高。

在采用为存储器电介层的新材料时已证明，它们属于化学上很难或不能刻蚀的材料，在这些材料上甚至在采用“反应”气体时，刻蚀量绝大部分或几乎仅仅基于刻蚀的物理份额上。由于刻蚀的微小的或缺少的化学组分，应被结构化层的刻蚀量处于如掩模或底层(刻蚀停止层)的刻蚀量那样的同一数量级上，即对刻蚀掩模或底层的刻蚀的选择性一般是小的(约在0.3和3.0之间)。这带来的后果是，通过具有倾斜侧壁的掩模的侵蚀和在掩模上的不可避免的刻面形成[Facettenbildung](斜面，锲形)，只能保证结构化时微小的尺寸精确度。因此这种刻面化在结构化时限制最小可达到的结构尺寸，以及在要结构化层上的型面侧壁的可达到的陡度。

此外，为了制备BST层，PZT层或SBT层，复杂而昂贵的淀积方法，以及像铂或钌那样的难处理的壁垒层是必要的。除此之外，由于受缺乏热稳定性所限制，不能采用BST层于所谓的“深沟槽”电容器。

因此本发明的任务之一在于提供一种半导体元件及其制造的一种方法，此方法避免或显著地减少所述的问题。由按权利要求1的半导体元件以及按权利要求8，9以及15的方法解决此任务。

从本说明书的从属权利要求和所附的图中得出本发明的其它有利的实施形式，构成和特征。

按本发明制备具有由氧化钨(WO_X)制的至少一个层的，必要时具有由氧化钨(WO_X)制的一个已结构化的层的一种半导体元件。按本发明的半导体元件的特征在于，氧化钨层(WO_X)的相对介电常数(ε_r)大于50。