[发明专利]倍频延时锁相环

说明书

技术领域

本发明涉及到用于从参考时钟信号产生一个高速时钟的时钟产生电路的领域，尤其是，涉及到结合延时锁相环(DLL)的电路。

背景技术

在许多相对自含式电子子系统如集成电路和多芯片模块中，内部的时钟经常用于同步工作。内部的时钟频率常常高于外部接口时钟的频率，外部接口时钟经常用于同步到子系统和来自子系统的传送数据和控制信息。为了有效率降低接口等待操作，经常需要建立确定内部时钟与慢速外部接口时钟之间的相位和频率的相互关系。作为例子，一个通常的要求是内部时钟信号精确地两倍于接口时钟的频率。更严格的限制可能要求接口时钟的上升沿与内部时钟的每个第二上升沿对齐。

当接口时钟是在子系统之外产生时，需要在该子系统内合成较高-频率的内部时钟信号，并同时满足所期望的相位和频率关系。对于内部时钟还可能需要跟踪接口时钟相位与/或频率的变化。

基于较慢的接口时钟的合适的内部时钟的合成通常是利用锁相环(PLL)或者子系统内的PLL电路来完成的。在该领域中已经给出了许多PLL实现方案。通常，在一个PLL系统中，外部接口时钟提供参考时钟输入给产生内部时钟信号的PLL。被适当地向下分频的内部时钟信号(或者延时的内部时钟信号)作为局部的反馈给PLL。这种系统的一个代表例子公开在Young等发明的美国专利No.5,412,349中，并且伴随有文章“用于微处理器的具有5到110MHz范围的PLL时钟产生器(A PLL ClockGenerrator with 5 to 110MHz Range for Microprocessors)”IEEE JSSC1992年11月11日27卷，1599-1606页。在此描述的基于时钟产生器的PLL包括相位频率检测器，电荷泵，环路滤波器，和电压控制振荡器(VCO)，从这里产生一个具有50％工作比的内部时钟。该VCOT作在两倍的外部时钟频率而且一个被2除的电路用来精确地产生50％工作比的内部时钟，该时钟是在微处理器内部使用的。PLL时钟产生方案的另一个例子是在Conary等的美国专利5,634,117中给出。在这个参考文献中，所描述的微处理器工作在系统总线的速度，或者工作在可选择基础上的多倍于总线速度的速度上。尤其是，通过使用一个产生用于控制微处理器内部工作的时钟信号的PLL，微处理器芯片工作在与地址/数据总线的频率相同的频率或者工作在它的两倍的频率上。

在上面提到的两种参考文献中，外部接口时钟是连续自由振荡的时钟，通常用子系统中的晶体振荡器来产生并且传递给微处理器，存储器和其它元件。然后，基于PLL的时钟产生系统用来产生内部时钟。然而，如果接口时钟是间歇的(即，不连续的)以及如果在接口时钟出现时必须快速存储接口时钟与内部时钟之间的所期望的相位和频率关系，则基于PLL的时钟产生系统通常是不合适的。另外，如果需要内部时钟精确地跟踪接口参考时钟中高频相位抖动，这些PLL也不合适。

更普遍地，在今天的主要数字存储器设计环境中，模拟的PLL存在许多常规的缺点。首先，PLL采用模拟元件，而模拟元件由于它们的直流偏置电流的需求，通常它们实际上消耗比数字元件更大的功率。第二，最近的发展趋向于减小电源电压以便减少高密度存储器应用中的功率消耗，与PLL的模拟元件相对高电源电压的需要相反。第三，由于需要大的闭环时间常数以便最小化抖动，所以对于PLL所需要获得锁定状态的时间长度是相对长的。通常，在数字系统中如存储器，微处理器和ASIC电路，在主要的数字设计中这类PLL引入了不必要的模拟设计的复杂性，因此最近已经避免使用这类PLL。

通过使用延时锁相环(DLL)，能够获得对时钟数据同步的一种变换的方法。常规的DLL电路已经在工业中作为模拟PLL的数字替换选项。这些电路一般包括由数字延时元件组成的抽头数字延时线。抽头的输出被输入到一些多路复用电路，其用来选择合适的输入时钟相位延时以提供给内部电路。该内部时钟还要反-馈给相位检测器，类似于PLL中的相位检测器功能。这种结构的例子公开在MOSAID技术有限公司的Foss等的美国专利号no.5,796,673。一种替代的DLL结构描述在MOSAID技术有限公司的Abousiedo的另一个美国专利5,777,501中。这种结构使用一种折叠延时线实现，其中延时线以大致是其总延时长度的一半来折叠，而且在延时线行进路线部分与返回的另一路线部分之间提供分路连接。分路连接是由一个移位寄存器控制的，该寄存器为内部分布提供所期望的时钟而选择正确的抽头位置。