[发明专利]静态随机存取存储器(SRAM)

说明书

发明的背景

本发明一般涉及到随机存取存储器，更确切地说是涉及到静态随机存取存储器(SRAM)。

如本技术所知，SRAM有宽广的应用范围。所希望的是使用来制作这种SRAM的表面积最小化。

发明的概述

根据本发明的一个实施方案，提供了一种由SRAM单元组成的阵列。每个单元具有多个被电互连的MOS晶体管。每个单元具有VDD接触和VSS接触。这些接触之一被排列在各个单元内的中心，而其它的接触被4个邻近的单元共用。

根据另一个实施方案，每个单元具有接触中的一个公共接触和排列在单元周边角落区的字线接触。

根据另一个实施方案，提供了一种在半导体本体中制作晶体管的方法。此方法包括在半导体本体的水平表面部分上制作具有预定垂直厚度的材料层。用此材料层作为掩模，将沟槽腐蚀进入到半导体本体的未被掩蔽的部分中。在被材料层掩蔽的半导体本体部分中制作源区、漏区和栅沟道区。

根据另一个实施方案，栅绝缘体被制作在沟槽的侧壁上。而且，栅导体被制作在沟槽中。

根据另一个实施方案，提供了一种在半导体本体中制作晶体管的方法。此方法包括在半导体本体的水平表面部分上制作具有预定垂直厚度的材料层。用此材料层作为掩模，将沟槽进入到半导体本体的未被掩蔽的部分中。在被材料层掩蔽的半导体本体的半导体部分的表面部分中，按垂直关系制作源区、漏区和栅沟道区。栅导体被制作在栅沟道区的反侧上。

根据另一个实施方案，提供了一种在半导体本体中制作晶体管的方法。此方法包括沿半导体本体的水平表面对覆盖材料进行图形化，以提供具有垂直延伸侧壁部分的这种材料。具有预定厚度的材料层被共形淀积在覆盖材料的水平表面上以及覆盖材料的垂直延伸侧壁部分上，以提供这一材料层的垂直延伸部分。材料层被各向异性腐蚀，以清除淀积在覆盖材料水平表面部分上的这一材料部分，同时保留这一材料层的垂直延伸部分。用此材料层的垂直延伸部分作为掩模，将沟槽腐蚀进入到半导体本体的未被掩蔽的部分中。在被材料层的垂直延伸部分掩蔽的半导体本体部分中，制作源区、漏区和栅沟道区。

根据另一个实施方案，此晶体管与其它的这种晶体管一起，被排列组成同步动态随机存取存储器(SRAM)阵列。此阵列包括多个排列成行和列的SRAM单元，每个单元具有连接到字线接触的字线。字线接触被单元中4个邻近的单元共用。单元之一有多个电互连的MOS晶体管，以提供SRAM电路。每个单元具有VDD接触和VSS接触。这些接触之一被排列在各个单元内的中心，而接触的另一个被4个邻近的单元共用。每个单元具有接触中的一个公共接触和排列在单元周边角落区的字线接触。

附图的简要说明

从结合附图的下列详细描述中，本发明的这些和其它的特点将变得更为明显，其中：

图1是根据本发明的半导体本体在其一个制造阶段中的平面图；

图2A是图1的半导体本体沿图1中2A-2A线的剖面图；

图3A是图1的半导体本体沿图1中3A-3A线的剖面图，稍带一点透视图；

图2B-2E、2E’、2E”、2E、2E””、2F-2P、2P’、2P”、2Q-2S是根据本发明的图2A的本体在其各个制造阶段中的平面图；

图3A-3D和3N是根据本发明的图3A的本体在其各个制造阶段的剖面图，图3A、3B、3C、3D和3N处于对应于图2A-2D和2N的阶段；

图4是SRAM单元的示意图；

图5A-5B和5F-5G是根据本发明的图1的半导体本体中的图4的SRAM单元在其各个制造阶段中的平面图；

图5C、5D和5E是图4的SRAM单元沿图5B中5C-5C、5D-5D和5E-5E线的剖面图；

图6是图4和5A-5E的单元组成的阵列一部分的平面图。

优选实施方案的描述