[发明专利]以软编程来紧缩VT分布的斜坡栅技术

说明书

技术领域

概括而言，本发明涉及一种微电子集成电路技术。本发明尤指涉及微电子快速电可擦除可编程只读内存(EEPROM)装置的擦除技术。更详言之，本发明涉及微电子快速电可擦除可编程只读内存装置的紧缩V_T分布的擦除方法。

背景技术

有一种类型的可编程存储单元通常称之为快速存储单元。有一种类型的快速存储单元的结构包括形成于硅基底上的源极及漏极。另一种类型的快速存储单元结构包括在形成于硅基底上的井(Well)上形成源极及漏极。快速存储单元包括形成于硅基底上的叠层栅结构，在叠层栅结构下的硅基底区域即被称为快速存储单元的沟道区。

快速存储单元的叠层栅结构包括一对被氧化层所分开的多晶硅结构，该多晶硅结构的其中之一的作用为浮栅，而另一多晶硅结构的作用为控制栅。将浮栅从硅基底分开的氧化层一般称之为隧道氧化层。

对快速存储单元编程操作涉及将相对大的恒定电压加至快速存储单元的漏极，而此时将一甚至更大的电压加到控制栅。在这样的编程操作期间，快速存储单元的源极保持在接地电平或是相对于加到控制栅及漏极电压的零电压电平。

这样相对高的电位施加到漏极与源极之间，使得电子从源极穿过沟道区而流至漏极。在源极与漏极之间流动的电子在接近漏极处可获得相对高的动能能级。另外，在编程操作的开始，将高恒定电压加到控制栅而提高浮栅电位至高电平。在浮栅上这样的高电位通常吸引电子流过沟道区。在这些情况下，沟道区中的电子具有足够高的动能而能够移动穿过隧道氧化层并到达浮栅。这种现象一般称为热载流子编程或热载流子注入。一个成功的快速存储单元编程操作，需要于浮栅上注入足够数量的电子以便达到为该快速存储单元所需的门限电压。该门限电压系为快速存储单元的控制栅必须施加的电压以便在快速存储单元处于读取操作期间因而经由沟道区导通。进行编程操作的时间视电子注入于浮栅的速率而定。可了解到，注入速率越慢，则会要越长的编程时间来达成所需要的门限电压。

利用这样的编程技术，于编程操作开始，当浮栅电子积聚时则降低浮栅的相对高电位。如此下降浮栅电位使得电子注入浮栅的速率相对的下降。如此下降电子注入速率增加了编程快速存储单元所需门限电压的需要时间。如此增加编程时间减缓了使用这种编程技术的快擦写内存装置的总速度。

并且，大家皆知热载流子编程技术于快速存储单元靠近漏极的沟道区产生了电子－空穴对的结构。当高能量电子轰击(bombard)硅基底的晶格(crystal lattice)结构时则形成电子－空穴对并且从该晶格带走其它的电子。再者，由于高电压加到漏极因而靠近漏极沟道区域的部位通常具有相对高电位。结果，编程期间当浮栅的电压电平下降时，浮栅的电位会下降至位近于漏极沟道区部位的电位之下。在此情况下，由靠近漏极沟道区所建立的电子－空穴对的空穴能移动穿过隧道氧化层并到达浮栅上。空穴移动至浮栅的这种移动使得隧道氧化层表面破坏。于编程期间，通过降低电子注入至浮栅的速率，这样的表面破坏通常会在该快速存储单元中造成长期可靠性问题。而且，这样的表面破坏于读取操作期间会妨碍电流流过快速存储单元的沟道区，以致于造成长期的可靠性下降。

微电子快速或块擦除(block-erase)的电可擦除可编程只读内存(Flash EEPROM)包括可分别编程和读取的存储单元阵列。通过省略通称为选择晶体管(select transistor)的晶体管——该晶体管能使存储单元分别擦除，可减小每一个存储单元的尺寸并从而减小内存的尺寸。结果，必须将所有存储单元作为一个块而一起擦除。

这种类型的快速内存装置包括个别的金属－氧化物－半导体(MOS)场效应晶体管(FET)内存存储单元。每个FET包括源极、漏极、浮栅以及控制栅，对其施加不同的电压从而以二进制的1或0来编程存储单元、读取存储单元，或将所有的存储单元作为一个块来加以清除。

存储单元连接于列与列的阵列中，利用在列中存储单元的控制栅连接至各自的字线(Wordline)以及于列中存储单元的漏极连接至各自的位线(Bitline)。存储单元的源极连接在一起。这种配置通称为NOR内存配置。

通过施加下列电压来编程存储单元：一般为9至10伏(Volt)范围的电压至控制栅，约5伏的电压至漏极并使源极接地。如上所述，这些电压使得热电子从漏极的耗尽区注入至浮栅。通过可清除的编程电压，使该注入电子被俘获于浮栅并于其中建立起负电荷，这使存储单元的门限电压增加到超过约4伏的数值。